drivers/net/dsa/mt7530.c

   1 // SPDX-License-Identifier: GPL-2.0-only
   2 /*
   3  * Mediatek MT7530 DSA Switch driver
   4  * Copyright (C) 2017 Sean Wang <sean.wang@mediatek.com>
   5  */
   6 #include <linux/etherdevice.h>
   7 #include <linux/if_bridge.h>
   8 #include <linux/iopoll.h>
   9 #include <linux/mdio.h>
  10 #include <linux/mfd/syscon.h>
  11 #include <linux/module.h>
  12 #include <linux/netdevice.h>
  13 #include <linux/of_irq.h>
  14 #include <linux/of_mdio.h>
  15 #include <linux/of_net.h>
  16 #include <linux/of_platform.h>
  17 #include <linux/phylink.h>
  18 #include <linux/regmap.h>
  19 #include <linux/regulator/consumer.h>
  20 #include <linux/reset.h>
  21 #include <linux/gpio/consumer.h>
  22 #include <linux/gpio/driver.h>
  23 #include <net/dsa.h>
  24
  25 #include "mt7530.h"
  26
  27 static struct mt753x_pcs *pcs_to_mt753x_pcs(struct phylink_pcs *pcs)
  28 {
  29         return container_of(pcs, struct mt753x_pcs, pcs);
  30 }
  31
  32 /* String, offset, and register size in bytes if different from 4 bytes */
  33 static const struct mt7530_mib_desc mt7530_mib[] = {
  34         MIB_DESC(1, 0x00, "TxDrop"),
  35         MIB_DESC(1, 0x04, "TxCrcErr"),
  36         MIB_DESC(1, 0x08, "TxUnicast"),
  37         MIB_DESC(1, 0x0c, "TxMulticast"),
  38         MIB_DESC(1, 0x10, "TxBroadcast"),
  39         MIB_DESC(1, 0x14, "TxCollision"),
  40         MIB_DESC(1, 0x18, "TxSingleCollision"),
  41         MIB_DESC(1, 0x1c, "TxMultipleCollision"),
  42         MIB_DESC(1, 0x20, "TxDeferred"),
  43         MIB_DESC(1, 0x24, "TxLateCollision"),
  44         MIB_DESC(1, 0x28, "TxExcessiveCollistion"),
  45         MIB_DESC(1, 0x2c, "TxPause"),
  46         MIB_DESC(1, 0x30, "TxPktSz64"),
  47         MIB_DESC(1, 0x34, "TxPktSz65To127"),
  48         MIB_DESC(1, 0x38, "TxPktSz128To255"),
  49         MIB_DESC(1, 0x3c, "TxPktSz256To511"),
  50         MIB_DESC(1, 0x40, "TxPktSz512To1023"),
  51         MIB_DESC(1, 0x44, "Tx1024ToMax"),
  52         MIB_DESC(2, 0x48, "TxBytes"),
  53         MIB_DESC(1, 0x60, "RxDrop"),
  54         MIB_DESC(1, 0x64, "RxFiltering"),
  55         MIB_DESC(1, 0x68, "RxUnicast"),
  56         MIB_DESC(1, 0x6c, "RxMulticast"),
  57         MIB_DESC(1, 0x70, "RxBroadcast"),
  58         MIB_DESC(1, 0x74, "RxAlignErr"),
  59         MIB_DESC(1, 0x78, "RxCrcErr"),
  60         MIB_DESC(1, 0x7c, "RxUnderSizeErr"),
  61         MIB_DESC(1, 0x80, "RxFragErr"),
  62         MIB_DESC(1, 0x84, "RxOverSzErr"),
  63         MIB_DESC(1, 0x88, "RxJabberErr"),
  64         MIB_DESC(1, 0x8c, "RxPause"),
  65         MIB_DESC(1, 0x90, "RxPktSz64"),
  66         MIB_DESC(1, 0x94, "RxPktSz65To127"),
  67         MIB_DESC(1, 0x98, "RxPktSz128To255"),
  68         MIB_DESC(1, 0x9c, "RxPktSz256To511"),
  69         MIB_DESC(1, 0xa0, "RxPktSz512To1023"),
  70         MIB_DESC(1, 0xa4, "RxPktSz1024ToMax"),
  71         MIB_DESC(2, 0xa8, "RxBytes"),
  72         MIB_DESC(1, 0xb0, "RxCtrlDrop"),
  73         MIB_DESC(1, 0xb4, "RxIngressDrop"),
  74         MIB_DESC(1, 0xb8, "RxArlDrop"),
  75 };
  76
  77 /* Since phy_device has not yet been created and
  78  * phy_{read,write}_mmd_indirect is not available, we provide our own
  79  * core_{read,write}_mmd_indirect with core_{clear,write,set} wrappers
  80  * to complete this function.
  81  */
  82 static int
  83 core_read_mmd_indirect(struct mt7530_priv *priv, int prtad, int devad)
  84 {
  85         struct mii_bus *bus = priv->bus;
  86         int value, ret;
  87
  88         /* Write the desired MMD Devad */
  89         ret = bus->write(bus, 0, MII_MMD_CTRL, devad);
  90         if (ret < 0)
  91                 goto err;
  92
  93         /* Write the desired MMD register address */
  94         ret = bus->write(bus, 0, MII_MMD_DATA, prtad);
  95         if (ret < 0)
  96                 goto err;
  97
  98         /* Select the Function : DATA with no post increment */
  99         ret = bus->write(bus, 0, MII_MMD_CTRL, (devad | MII_MMD_CTRL_NOINCR));
 100         if (ret < 0)
 101                 goto err;
 102
 103         /* Read the content of the MMD's selected register */
 104         value = bus->read(bus, 0, MII_MMD_DATA);
 105
 106         return value;
 107 err:
 108         dev_err(&bus->dev,  "failed to read mmd register\n");
 109
 110         return ret;
 111 }
 112
 113 static int
 114 core_write_mmd_indirect(struct mt7530_priv *priv, int prtad,
 115                         int devad, u32 data)
 116 {
 117         struct mii_bus *bus = priv->bus;
 118         int ret;
 119
 120         /* Write the desired MMD Devad */
 121         ret = bus->write(bus, 0, MII_MMD_CTRL, devad);
 122         if (ret < 0)
 123                 goto err;
 124
 125         /* Write the desired MMD register address */
 126         ret = bus->write(bus, 0, MII_MMD_DATA, prtad);
 127         if (ret < 0)
 128                 goto err;
 129
 130         /* Select the Function : DATA with no post increment */
 131         ret = bus->write(bus, 0, MII_MMD_CTRL, (devad | MII_MMD_CTRL_NOINCR));
 132         if (ret < 0)
 133                 goto err;
 134
 135         /* Write the data into MMD's selected register */
 136         ret = bus->write(bus, 0, MII_MMD_DATA, data);
 137 err:
 138         if (ret < 0)
 139                 dev_err(&bus->dev,
 140                         "failed to write mmd register\n");
 141         return ret;
 142 }
 143
 144 static void
 145 mt7530_mutex_lock(struct mt7530_priv *priv)
 146 {
 147         if (priv->bus)
 148                 mutex_lock_nested(&priv->bus->mdio_lock, MDIO_MUTEX_NESTED);
 149 }
 150
 151 static void
 152 mt7530_mutex_unlock(struct mt7530_priv *priv)
 153 {
 154         if (priv->bus)
 155                 mutex_unlock(&priv->bus->mdio_lock);
 156 }
 157
 158 static void
 159 core_write(struct mt7530_priv *priv, u32 reg, u32 val)
 160 {
 161         mt7530_mutex_lock(priv);
 162
 163         core_write_mmd_indirect(priv, reg, MDIO_MMD_VEND2, val);
 164
 165         mt7530_mutex_unlock(priv);
 166 }
 167
 168 static void
 169 core_rmw(struct mt7530_priv *priv, u32 reg, u32 mask, u32 set)
 170 {
 171         u32 val;
 172
 173         mt7530_mutex_lock(priv);
 174
 175         val = core_read_mmd_indirect(priv, reg, MDIO_MMD_VEND2);
 176         val &= ~mask;
 177         val |= set;
 178         core_write_mmd_indirect(priv, reg, MDIO_MMD_VEND2, val);
 179
 180         mt7530_mutex_unlock(priv);
 181 }
 182
 183 static void
 184 core_set(struct mt7530_priv *priv, u32 reg, u32 val)
 185 {
 186         core_rmw(priv, reg, 0, val);
 187 }
 188
 189 static void
 190 core_clear(struct mt7530_priv *priv, u32 reg, u32 val)
 191 {
 192         core_rmw(priv, reg, val, 0);
 193 }
 194
 195 static int
 196 mt7530_mii_write(struct mt7530_priv *priv, u32 reg, u32 val)
 197 {
 198         int ret;
 199
 200         ret = regmap_write(priv->regmap, reg, val);
 201
 202         if (ret < 0)
 203                 dev_err(priv->dev,
 204                         "failed to write mt7530 register\n");
 205
 206         return ret;
 207 }
 208
 209 static u32
 210 mt7530_mii_read(struct mt7530_priv *priv, u32 reg)
 211 {
 212         int ret;
 213         u32 val;
 214
 215         ret = regmap_read(priv->regmap, reg, &val);
 216         if (ret) {
 217                 WARN_ON_ONCE(1);
 218                 dev_err(priv->dev,
 219                         "failed to read mt7530 register\n");
 220                 return 0;
 221         }
 222
 223         return val;
 224 }
 225
 226 static void
 227 mt7530_write(struct mt7530_priv *priv, u32 reg, u32 val)
 228 {
 229         mt7530_mutex_lock(priv);
 230
 231         mt7530_mii_write(priv, reg, val);
 232
 233         mt7530_mutex_unlock(priv);
 234 }
 235
 236 static u32
 237 _mt7530_unlocked_read(struct mt7530_dummy_poll *p)
 238 {
 239         return mt7530_mii_read(p->priv, p->reg);
 240 }
 241
 242 static u32
 243 _mt7530_read(struct mt7530_dummy_poll *p)
 244 {
 245         u32 val;
 246
 247         mt7530_mutex_lock(p->priv);
 248
 249         val = mt7530_mii_read(p->priv, p->reg);
 250
 251         mt7530_mutex_unlock(p->priv);
 252
 253         return val;
 254 }
 255
 256 static u32
 257 mt7530_read(struct mt7530_priv *priv, u32 reg)
 258 {
 259         struct mt7530_dummy_poll p;
 260
 261         INIT_MT7530_DUMMY_POLL(&p, priv, reg);
 262         return _mt7530_read(&p);
 263 }
 264
 265 static void
 266 mt7530_rmw(struct mt7530_priv *priv, u32 reg,
 267            u32 mask, u32 set)
 268 {
 269         mt7530_mutex_lock(priv);
 270
 271         regmap_update_bits(priv->regmap, reg, mask, set);
 272
 273         mt7530_mutex_unlock(priv);
 274 }
 275
 276 static void
 277 mt7530_set(struct mt7530_priv *priv, u32 reg, u32 val)
 278 {
 279         mt7530_rmw(priv, reg, val, val);
 280 }
 281
 282 static void
 283 mt7530_clear(struct mt7530_priv *priv, u32 reg, u32 val)
 284 {
 285         mt7530_rmw(priv, reg, val, 0);
 286 }
 287
 288 static int
 289 mt7530_fdb_cmd(struct mt7530_priv *priv, enum mt7530_fdb_cmd cmd, u32 *rsp)
 290 {
 291         u32 val;
 292         int ret;
 293         struct mt7530_dummy_poll p;
 294
 295         /* Set the command operating upon the MAC address entries */
 296         val = ATC_BUSY | ATC_MAT(0) | cmd;
 297         mt7530_write(priv, MT7530_ATC, val);
 298
 299         INIT_MT7530_DUMMY_POLL(&p, priv, MT7530_ATC);
 300         ret = readx_poll_timeout(_mt7530_read, &p, val,
 301                                  !(val & ATC_BUSY), 20, 20000);
 302         if (ret < 0) {
 303                 dev_err(priv->dev, "reset timeout\n");
 304                 return ret;
 305         }
 306
 307         /* Additional sanity for read command if the specified
 308          * entry is invalid
 309          */
 310         val = mt7530_read(priv, MT7530_ATC);
 311         if ((cmd == MT7530_FDB_READ) && (val & ATC_INVALID))
 312                 return -EINVAL;
 313
 314         if (rsp)
 315                 *rsp = val;
 316
 317         return 0;
 318 }
 319
 320 static void
 321 mt7530_fdb_read(struct mt7530_priv *priv, struct mt7530_fdb *fdb)
 322 {
 323         u32 reg[3];
 324         int i;
 325
 326         /* Read from ARL table into an array */
 327         for (i = 0; i < 3; i++) {
 328                 reg[i] = mt7530_read(priv, MT7530_TSRA1 + (i * 4));
 329
 330                 dev_dbg(priv->dev, "%s(%d) reg[%d]=0x%x\n",
 331                         __func__, __LINE__, i, reg[i]);
 332         }
 333
 334         fdb->vid = (reg[1] >> CVID) & CVID_MASK;
 335         fdb->aging = (reg[2] >> AGE_TIMER) & AGE_TIMER_MASK;
 336         fdb->port_mask = (reg[2] >> PORT_MAP) & PORT_MAP_MASK;
 337         fdb->mac[0] = (reg[0] >> MAC_BYTE_0) & MAC_BYTE_MASK;
 338         fdb->mac[1] = (reg[0] >> MAC_BYTE_1) & MAC_BYTE_MASK;
 339         fdb->mac[2] = (reg[0] >> MAC_BYTE_2) & MAC_BYTE_MASK;
 340         fdb->mac[3] = (reg[0] >> MAC_BYTE_3) & MAC_BYTE_MASK;
 341         fdb->mac[4] = (reg[1] >> MAC_BYTE_4) & MAC_BYTE_MASK;
 342         fdb->mac[5] = (reg[1] >> MAC_BYTE_5) & MAC_BYTE_MASK;
 343         fdb->noarp = ((reg[2] >> ENT_STATUS) & ENT_STATUS_MASK) == STATIC_ENT;
 344 }
 345
 346 static void
 347 mt7530_fdb_write(struct mt7530_priv *priv, u16 vid,
 348                  u8 port_mask, const u8 *mac,
 349                  u8 aging, u8 type)
 350 {
 351         u32 reg[3] = { 0 };
 352         int i;
 353
 354         reg[1] |= vid & CVID_MASK;
 355         reg[1] |= ATA2_IVL;
 356         reg[1] |= ATA2_FID(FID_BRIDGED);
 357         reg[2] |= (aging & AGE_TIMER_MASK) << AGE_TIMER;
 358         reg[2] |= (port_mask & PORT_MAP_MASK) << PORT_MAP;
 359         /* STATIC_ENT indicate that entry is static wouldn't
 360          * be aged out and STATIC_EMP specified as erasing an
 361          * entry
 362          */
 363         reg[2] |= (type & ENT_STATUS_MASK) << ENT_STATUS;
 364         reg[1] |= mac[5] << MAC_BYTE_5;
 365         reg[1] |= mac[4] << MAC_BYTE_4;
 366         reg[0] |= mac[3] << MAC_BYTE_3;
 367         reg[0] |= mac[2] << MAC_BYTE_2;
 368         reg[0] |= mac[1] << MAC_BYTE_1;
 369         reg[0] |= mac[0] << MAC_BYTE_0;
 370
 371         /* Write array into the ARL table */
 372         for (i = 0; i < 3; i++)
 373                 mt7530_write(priv, MT7530_ATA1 + (i * 4), reg[i]);
 374 }
 375
 376 /* Set up switch core clock for MT7530 */
 377 static void mt7530_pll_setup(struct mt7530_priv *priv)
 378 {
 379         /* Disable core clock */
 380         core_clear(priv, CORE_TRGMII_GSW_CLK_CG, REG_GSWCK_EN);
 381
 382         /* Disable PLL */
 383         core_write(priv, CORE_GSWPLL_GRP1, 0);
 384
 385         /* Set core clock into 500Mhz */
 386         core_write(priv, CORE_GSWPLL_GRP2,
 387                    RG_GSWPLL_POSDIV_500M(1) |
 388                    RG_GSWPLL_FBKDIV_500M(25));
 389
 390         /* Enable PLL */
 391         core_write(priv, CORE_GSWPLL_GRP1,
 392                    RG_GSWPLL_EN_PRE |
 393                    RG_GSWPLL_POSDIV_200M(2) |
 394                    RG_GSWPLL_FBKDIV_200M(32));
 395
 396         udelay(20);
 397
 398         /* Enable core clock */
 399         core_set(priv, CORE_TRGMII_GSW_CLK_CG, REG_GSWCK_EN);
 400 }
 401
 402 /* If port 6 is available as a CPU port, always prefer that as the default,
 403  * otherwise don't care.
 404  */
 405 static struct dsa_port *
 406 mt753x_preferred_default_local_cpu_port(struct dsa_switch *ds)
 407 {
 408         struct dsa_port *cpu_dp = dsa_to_port(ds, 6);
 409
 410         if (dsa_port_is_cpu(cpu_dp))
 411                 return cpu_dp;
 412
 413         return NULL;
 414 }
 415
 416 /* Setup port 6 interface mode and TRGMII TX circuit */
 417 static void
 418 mt7530_setup_port6(struct dsa_switch *ds, phy_interface_t interface)
 419 {
 420         struct mt7530_priv *priv = ds->priv;
 421         u32 ncpo1, ssc_delta, xtal;
 422
 423         /* Disable the MT7530 TRGMII clocks */
 424         core_clear(priv, CORE_TRGMII_GSW_CLK_CG, REG_TRGMIICK_EN);
 425
 426         if (interface == PHY_INTERFACE_MODE_RGMII) {
 427                 mt7530_rmw(priv, MT7530_P6ECR, P6_INTF_MODE_MASK,
 428                            P6_INTF_MODE(0));
 429                 return;
 430         }
 431
 432         mt7530_rmw(priv, MT7530_P6ECR, P6_INTF_MODE_MASK, P6_INTF_MODE(1));
 433
 434         xtal = mt7530_read(priv, MT7530_MHWTRAP) & HWTRAP_XTAL_MASK;
 435
 436         if (xtal == HWTRAP_XTAL_25MHZ)
 437                 ssc_delta = 0x57;
 438         else
 439                 ssc_delta = 0x87;
 440
 441         if (priv->id == ID_MT7621) {
 442                 /* PLL frequency: 125MHz: 1.0GBit */
 443                 if (xtal == HWTRAP_XTAL_40MHZ)
 444                         ncpo1 = 0x0640;
 445                 if (xtal == HWTRAP_XTAL_25MHZ)
 446                         ncpo1 = 0x0a00;
 447         } else { /* PLL frequency: 250MHz: 2.0Gbit */
 448                 if (xtal == HWTRAP_XTAL_40MHZ)
 449                         ncpo1 = 0x0c80;
 450                 if (xtal == HWTRAP_XTAL_25MHZ)
 451                         ncpo1 = 0x1400;
 452         }
 453
 454         /* Setup the MT7530 TRGMII Tx Clock */
 455         core_write(priv, CORE_PLL_GROUP5, RG_LCDDS_PCW_NCPO1(ncpo1));
 456         core_write(priv, CORE_PLL_GROUP6, RG_LCDDS_PCW_NCPO0(0));
 457         core_write(priv, CORE_PLL_GROUP10, RG_LCDDS_SSC_DELTA(ssc_delta));
 458         core_write(priv, CORE_PLL_GROUP11, RG_LCDDS_SSC_DELTA1(ssc_delta));
 459         core_write(priv, CORE_PLL_GROUP4, RG_SYSPLL_DDSFBK_EN |
 460                    RG_SYSPLL_BIAS_EN | RG_SYSPLL_BIAS_LPF_EN);
 461         core_write(priv, CORE_PLL_GROUP2, RG_SYSPLL_EN_NORMAL |
 462                    RG_SYSPLL_VODEN | RG_SYSPLL_POSDIV(1));
 463         core_write(priv, CORE_PLL_GROUP7, RG_LCDDS_PCW_NCPO_CHG |
 464                    RG_LCCDS_C(3) | RG_LCDDS_PWDB | RG_LCDDS_ISO_EN);
 465
 466         /* Enable the MT7530 TRGMII clocks */
 467         core_set(priv, CORE_TRGMII_GSW_CLK_CG, REG_TRGMIICK_EN);
 468 }
 469
 470 static void
 471 mt7531_pll_setup(struct mt7530_priv *priv)
 472 {
 473         u32 top_sig;
 474         u32 hwstrap;
 475         u32 xtal;
 476         u32 val;
 477
 478         val = mt7530_read(priv, MT7531_CREV);
 479         top_sig = mt7530_read(priv, MT7531_TOP_SIG_SR);
 480         hwstrap = mt7530_read(priv, MT7531_HWTRAP);
 481         if ((val & CHIP_REV_M) > 0)
 482                 xtal = (top_sig & PAD_MCM_SMI_EN) ? HWTRAP_XTAL_FSEL_40MHZ :
 483                                                     HWTRAP_XTAL_FSEL_25MHZ;
 484         else
 485                 xtal = hwstrap & HWTRAP_XTAL_FSEL_MASK;
 486
 487         /* Step 1 : Disable MT7531 COREPLL */
 488         val = mt7530_read(priv, MT7531_PLLGP_EN);
 489         val &= ~EN_COREPLL;
 490         mt7530_write(priv, MT7531_PLLGP_EN, val);
 491
 492         /* Step 2: switch to XTAL output */
 493         val = mt7530_read(priv, MT7531_PLLGP_EN);
 494         val |= SW_CLKSW;
 495         mt7530_write(priv, MT7531_PLLGP_EN, val);
 496
 497         val = mt7530_read(priv, MT7531_PLLGP_CR0);
 498         val &= ~RG_COREPLL_EN;
 499         mt7530_write(priv, MT7531_PLLGP_CR0, val);
 500
 501         /* Step 3: disable PLLGP and enable program PLLGP */
 502         val = mt7530_read(priv, MT7531_PLLGP_EN);
 503         val |= SW_PLLGP;
 504         mt7530_write(priv, MT7531_PLLGP_EN, val);
 505
 506         /* Step 4: program COREPLL output frequency to 500MHz */
 507         val = mt7530_read(priv, MT7531_PLLGP_CR0);
 508         val &= ~RG_COREPLL_POSDIV_M;
 509         val |= 2 << RG_COREPLL_POSDIV_S;
 510         mt7530_write(priv, MT7531_PLLGP_CR0, val);
 511         usleep_range(25, 35);
 512
 513         switch (xtal) {
 514         case HWTRAP_XTAL_FSEL_25MHZ:
 515                 val = mt7530_read(priv, MT7531_PLLGP_CR0);
 516                 val &= ~RG_COREPLL_SDM_PCW_M;
 517                 val |= 0x140000 << RG_COREPLL_SDM_PCW_S;
 518                 mt7530_write(priv, MT7531_PLLGP_CR0, val);
 519                 break;
 520         case HWTRAP_XTAL_FSEL_40MHZ:
 521                 val = mt7530_read(priv, MT7531_PLLGP_CR0);
 522                 val &= ~RG_COREPLL_SDM_PCW_M;
 523                 val |= 0x190000 << RG_COREPLL_SDM_PCW_S;
 524                 mt7530_write(priv, MT7531_PLLGP_CR0, val);
 525                 break;
 526         }
 527
 528         /* Set feedback divide ratio update signal to high */
 529         val = mt7530_read(priv, MT7531_PLLGP_CR0);
 530         val |= RG_COREPLL_SDM_PCW_CHG;
 531         mt7530_write(priv, MT7531_PLLGP_CR0, val);
 532         /* Wait for at least 16 XTAL clocks */
 533         usleep_range(10, 20);
 534
 535         /* Step 5: set feedback divide ratio update signal to low */
 536         val = mt7530_read(priv, MT7531_PLLGP_CR0);
 537         val &= ~RG_COREPLL_SDM_PCW_CHG;
 538         mt7530_write(priv, MT7531_PLLGP_CR0, val);
 539
 540         /* Enable 325M clock for SGMII */
 541         mt7530_write(priv, MT7531_ANA_PLLGP_CR5, 0xad0000);
 542
 543         /* Enable 250SSC clock for RGMII */
 544         mt7530_write(priv, MT7531_ANA_PLLGP_CR2, 0x4f40000);
 545
 546         /* Step 6: Enable MT7531 PLL */
 547         val = mt7530_read(priv, MT7531_PLLGP_CR0);
 548         val |= RG_COREPLL_EN;
 549         mt7530_write(priv, MT7531_PLLGP_CR0, val);
 550
 551         val = mt7530_read(priv, MT7531_PLLGP_EN);
 552         val |= EN_COREPLL;
 553         mt7530_write(priv, MT7531_PLLGP_EN, val);
 554         usleep_range(25, 35);
 555 }
 556
 557 static void
 558 mt7530_mib_reset(struct dsa_switch *ds)
 559 {
 560         struct mt7530_priv *priv = ds->priv;
 561
 562         mt7530_write(priv, MT7530_MIB_CCR, CCR_MIB_FLUSH);
 563         mt7530_write(priv, MT7530_MIB_CCR, CCR_MIB_ACTIVATE);
 564 }
 565
 566 static int mt7530_phy_read_c22(struct mt7530_priv *priv, int port, int regnum)
 567 {
 568         return mdiobus_read_nested(priv->bus, port, regnum);
 569 }
 570
 571 static int mt7530_phy_write_c22(struct mt7530_priv *priv, int port, int regnum,
 572                                 u16 val)
 573 {
 574         return mdiobus_write_nested(priv->bus, port, regnum, val);
 575 }
 576
 577 static int mt7530_phy_read_c45(struct mt7530_priv *priv, int port,
 578                                int devad, int regnum)
 579 {
 580         return mdiobus_c45_read_nested(priv->bus, port, devad, regnum);
 581 }
 582
 583 static int mt7530_phy_write_c45(struct mt7530_priv *priv, int port, int devad,
 584                                 int regnum, u16 val)
 585 {
 586         return mdiobus_c45_write_nested(priv->bus, port, devad, regnum, val);
 587 }
 588
 589 static int
 590 mt7531_ind_c45_phy_read(struct mt7530_priv *priv, int port, int devad,
 591                         int regnum)
 592 {
 593         struct mt7530_dummy_poll p;
 594         u32 reg, val;
 595         int ret;
 596
 597         INIT_MT7530_DUMMY_POLL(&p, priv, MT7531_PHY_IAC);
 598
 599         mt7530_mutex_lock(priv);
 600
 601         ret = readx_poll_timeout(_mt7530_unlocked_read, &p, val,
 602                                  !(val & MT7531_PHY_ACS_ST), 20, 100000);
 603         if (ret < 0) {
 604                 dev_err(priv->dev, "poll timeout\n");
 605                 goto out;
 606         }
 607
 608         reg = MT7531_MDIO_CL45_ADDR | MT7531_MDIO_PHY_ADDR(port) |
 609               MT7531_MDIO_DEV_ADDR(devad) | regnum;
 610         mt7530_mii_write(priv, MT7531_PHY_IAC, reg | MT7531_PHY_ACS_ST);
 611
 612         ret = readx_poll_timeout(_mt7530_unlocked_read, &p, val,
 613                                  !(val & MT7531_PHY_ACS_ST), 20, 100000);
 614         if (ret < 0) {
 615                 dev_err(priv->dev, "poll timeout\n");
 616                 goto out;
 617         }
 618
 619         reg = MT7531_MDIO_CL45_READ | MT7531_MDIO_PHY_ADDR(port) |
 620               MT7531_MDIO_DEV_ADDR(devad);
 621         mt7530_mii_write(priv, MT7531_PHY_IAC, reg | MT7531_PHY_ACS_ST);
 622
 623         ret = readx_poll_timeout(_mt7530_unlocked_read, &p, val,
 624                                  !(val & MT7531_PHY_ACS_ST), 20, 100000);
 625         if (ret < 0) {
 626                 dev_err(priv->dev, "poll timeout\n");
 627                 goto out;
 628         }
 629
 630         ret = val & MT7531_MDIO_RW_DATA_MASK;
 631 out:
 632         mt7530_mutex_unlock(priv);
 633
 634         return ret;
 635 }
 636
 637 static int
 638 mt7531_ind_c45_phy_write(struct mt7530_priv *priv, int port, int devad,
 639                          int regnum, u16 data)
 640 {
 641         struct mt7530_dummy_poll p;
 642         u32 val, reg;
 643         int ret;
 644
 645         INIT_MT7530_DUMMY_POLL(&p, priv, MT7531_PHY_IAC);
 646
 647         mt7530_mutex_lock(priv);
 648
 649         ret = readx_poll_timeout(_mt7530_unlocked_read, &p, val,
 650                                  !(val & MT7531_PHY_ACS_ST), 20, 100000);
 651         if (ret < 0) {
 652                 dev_err(priv->dev, "poll timeout\n");
 653                 goto out;
 654         }
 655
 656         reg = MT7531_MDIO_CL45_ADDR | MT7531_MDIO_PHY_ADDR(port) |
 657               MT7531_MDIO_DEV_ADDR(devad) | regnum;
 658         mt7530_mii_write(priv, MT7531_PHY_IAC, reg | MT7531_PHY_ACS_ST);
 659
 660         ret = readx_poll_timeout(_mt7530_unlocked_read, &p, val,
 661                                  !(val & MT7531_PHY_ACS_ST), 20, 100000);
 662         if (ret < 0) {
 663                 dev_err(priv->dev, "poll timeout\n");
 664                 goto out;
 665         }
 666
 667         reg = MT7531_MDIO_CL45_WRITE | MT7531_MDIO_PHY_ADDR(port) |
 668               MT7531_MDIO_DEV_ADDR(devad) | data;
 669         mt7530_mii_write(priv, MT7531_PHY_IAC, reg | MT7531_PHY_ACS_ST);
 670
 671         ret = readx_poll_timeout(_mt7530_unlocked_read, &p, val,
 672                                  !(val & MT7531_PHY_ACS_ST), 20, 100000);
 673         if (ret < 0) {
 674                 dev_err(priv->dev, "poll timeout\n");
 675                 goto out;
 676         }
 677
 678 out:
 679         mt7530_mutex_unlock(priv);
 680
 681         return ret;
 682 }
 683
 684 static int
 685 mt7531_ind_c22_phy_read(struct mt7530_priv *priv, int port, int regnum)
 686 {
 687         struct mt7530_dummy_poll p;
 688         int ret;
 689         u32 val;
 690
 691         INIT_MT7530_DUMMY_POLL(&p, priv, MT7531_PHY_IAC);
 692
 693         mt7530_mutex_lock(priv);
 694
 695         ret = readx_poll_timeout(_mt7530_unlocked_read, &p, val,
 696                                  !(val & MT7531_PHY_ACS_ST), 20, 100000);
 697         if (ret < 0) {
 698                 dev_err(priv->dev, "poll timeout\n");
 699                 goto out;
 700         }
 701
 702         val = MT7531_MDIO_CL22_READ | MT7531_MDIO_PHY_ADDR(port) |
 703               MT7531_MDIO_REG_ADDR(regnum);
 704
 705         mt7530_mii_write(priv, MT7531_PHY_IAC, val | MT7531_PHY_ACS_ST);
 706
 707         ret = readx_poll_timeout(_mt7530_unlocked_read, &p, val,
 708                                  !(val & MT7531_PHY_ACS_ST), 20, 100000);
 709         if (ret < 0) {
 710                 dev_err(priv->dev, "poll timeout\n");
 711                 goto out;
 712         }
 713
 714         ret = val & MT7531_MDIO_RW_DATA_MASK;
 715 out:
 716         mt7530_mutex_unlock(priv);
 717
 718         return ret;
 719 }
 720
 721 static int
 722 mt7531_ind_c22_phy_write(struct mt7530_priv *priv, int port, int regnum,
 723                          u16 data)
 724 {
 725         struct mt7530_dummy_poll p;
 726         int ret;
 727         u32 reg;
 728
 729         INIT_MT7530_DUMMY_POLL(&p, priv, MT7531_PHY_IAC);
 730
 731         mt7530_mutex_lock(priv);
 732
 733         ret = readx_poll_timeout(_mt7530_unlocked_read, &p, reg,
 734                                  !(reg & MT7531_PHY_ACS_ST), 20, 100000);
 735         if (ret < 0) {
 736                 dev_err(priv->dev, "poll timeout\n");
 737                 goto out;
 738         }
 739
 740         reg = MT7531_MDIO_CL22_WRITE | MT7531_MDIO_PHY_ADDR(port) |
 741               MT7531_MDIO_REG_ADDR(regnum) | data;
 742
 743         mt7530_mii_write(priv, MT7531_PHY_IAC, reg | MT7531_PHY_ACS_ST);
 744
 745         ret = readx_poll_timeout(_mt7530_unlocked_read, &p, reg,
 746                                  !(reg & MT7531_PHY_ACS_ST), 20, 100000);
 747         if (ret < 0) {
 748                 dev_err(priv->dev, "poll timeout\n");
 749                 goto out;
 750         }
 751
 752 out:
 753         mt7530_mutex_unlock(priv);
 754
 755         return ret;
 756 }
 757
 758 static int
 759 mt753x_phy_read_c22(struct mii_bus *bus, int port, int regnum)
 760 {
 761         struct mt7530_priv *priv = bus->priv;
 762
 763         return priv->info->phy_read_c22(priv, port, regnum);
 764 }
 765
 766 static int
 767 mt753x_phy_read_c45(struct mii_bus *bus, int port, int devad, int regnum)
 768 {
 769         struct mt7530_priv *priv = bus->priv;
 770
 771         return priv->info->phy_read_c45(priv, port, devad, regnum);
 772 }
 773
 774 static int
 775 mt753x_phy_write_c22(struct mii_bus *bus, int port, int regnum, u16 val)
 776 {
 777         struct mt7530_priv *priv = bus->priv;
 778
 779         return priv->info->phy_write_c22(priv, port, regnum, val);
 780 }
 781
 782 static int
 783 mt753x_phy_write_c45(struct mii_bus *bus, int port, int devad, int regnum,
 784                      u16 val)
 785 {
 786         struct mt7530_priv *priv = bus->priv;
 787
 788         return priv->info->phy_write_c45(priv, port, devad, regnum, val);
 789 }
 790
 791 static void
 792 mt7530_get_strings(struct dsa_switch *ds, int port, u32 stringset,
 793                    uint8_t *data)
 794 {
 795         int i;
 796
 797         if (stringset != ETH_SS_STATS)
 798                 return;
 799
 800         for (i = 0; i < ARRAY_SIZE(mt7530_mib); i++)
 801                 ethtool_puts(&data, mt7530_mib[i].name);
 802 }
 803
 804 static void
 805 mt7530_get_ethtool_stats(struct dsa_switch *ds, int port,
 806                          uint64_t *data)
 807 {
 808         struct mt7530_priv *priv = ds->priv;
 809         const struct mt7530_mib_desc *mib;
 810         u32 reg, i;
 811         u64 hi;
 812
 813         for (i = 0; i < ARRAY_SIZE(mt7530_mib); i++) {
 814                 mib = &mt7530_mib[i];
 815                 reg = MT7530_PORT_MIB_COUNTER(port) + mib->offset;
 816
 817                 data[i] = mt7530_read(priv, reg);
 818                 if (mib->size == 2) {
 819                         hi = mt7530_read(priv, reg + 4);
 820                         data[i] |= hi << 32;
 821                 }
 822         }
 823 }
 824
 825 static int
 826 mt7530_get_sset_count(struct dsa_switch *ds, int port, int sset)
 827 {
 828         if (sset != ETH_SS_STATS)
 829                 return 0;
 830
 831         return ARRAY_SIZE(mt7530_mib);
 832 }
 833
 834 static int
 835 mt7530_set_ageing_time(struct dsa_switch *ds, unsigned int msecs)
 836 {
 837         struct mt7530_priv *priv = ds->priv;
 838         unsigned int secs = msecs / 1000;
 839         unsigned int tmp_age_count;
 840         unsigned int error = -1;
 841         unsigned int age_count;
 842         unsigned int age_unit;
 843
 844         /* Applied timer is (AGE_CNT + 1) * (AGE_UNIT + 1) seconds */
 845         if (secs < 1 || secs > (AGE_CNT_MAX + 1) * (AGE_UNIT_MAX + 1))
 846                 return -ERANGE;
 847
 848         /* iterate through all possible age_count to find the closest pair */
 849         for (tmp_age_count = 0; tmp_age_count <= AGE_CNT_MAX; ++tmp_age_count) {
 850                 unsigned int tmp_age_unit = secs / (tmp_age_count + 1) - 1;
 851
 852                 if (tmp_age_unit <= AGE_UNIT_MAX) {
 853                         unsigned int tmp_error = secs -
 854                                 (tmp_age_count + 1) * (tmp_age_unit + 1);
 855
 856                         /* found a closer pair */
 857                         if (error > tmp_error) {
 858                                 error = tmp_error;
 859                                 age_count = tmp_age_count;
 860                                 age_unit = tmp_age_unit;
 861                         }
 862
 863                         /* found the exact match, so break the loop */
 864                         if (!error)
 865                                 break;
 866                 }
 867         }
 868
 869         mt7530_write(priv, MT7530_AAC, AGE_CNT(age_count) | AGE_UNIT(age_unit));
 870
 871         return 0;
 872 }
 873
 874 static const char *p5_intf_modes(unsigned int p5_interface)
 875 {
 876         switch (p5_interface) {
 877         case P5_DISABLED:
 878                 return "DISABLED";
 879         case P5_INTF_SEL_PHY_P0:
 880                 return "PHY P0";
 881         case P5_INTF_SEL_PHY_P4:
 882                 return "PHY P4";
 883         case P5_INTF_SEL_GMAC5:
 884                 return "GMAC5";
 885         default:
 886                 return "unknown";
 887         }
 888 }
 889
 890 static void mt7530_setup_port5(struct dsa_switch *ds, phy_interface_t interface)
 891 {
 892         struct mt7530_priv *priv = ds->priv;
 893         u8 tx_delay = 0;
 894         int val;
 895
 896         mutex_lock(&priv->reg_mutex);
 897
 898         val = mt7530_read(priv, MT7530_MHWTRAP);
 899
 900         val |= MHWTRAP_MANUAL | MHWTRAP_P5_MAC_SEL | MHWTRAP_P5_DIS;
 901         val &= ~MHWTRAP_P5_RGMII_MODE & ~MHWTRAP_PHY0_SEL;
 902
 903         switch (priv->p5_intf_sel) {
 904         case P5_INTF_SEL_PHY_P0:
 905                 /* MT7530_P5_MODE_GPHY_P0: 2nd GMAC -> P5 -> P0 */
 906                 val |= MHWTRAP_PHY0_SEL;
 907                 fallthrough;
 908         case P5_INTF_SEL_PHY_P4:
 909                 /* MT7530_P5_MODE_GPHY_P4: 2nd GMAC -> P5 -> P4 */
 910                 val &= ~MHWTRAP_P5_MAC_SEL & ~MHWTRAP_P5_DIS;
 911
 912                 /* Setup the MAC by default for the cpu port */
 913                 mt7530_write(priv, MT7530_PMCR_P(5), 0x56300);
 914                 break;
 915         case P5_INTF_SEL_GMAC5:
 916                 /* MT7530_P5_MODE_GMAC: P5 -> External phy or 2nd GMAC */
 917                 val &= ~MHWTRAP_P5_DIS;
 918                 break;
 919         default:
 920                 break;
 921         }
 922
 923         /* Setup RGMII settings */
 924         if (phy_interface_mode_is_rgmii(interface)) {
 925                 val |= MHWTRAP_P5_RGMII_MODE;
 926
 927                 /* P5 RGMII RX Clock Control: delay setting for 1000M */
 928                 mt7530_write(priv, MT7530_P5RGMIIRXCR, CSR_RGMII_EDGE_ALIGN);
 929
 930                 /* Don't set delay in DSA mode */
 931                 if (!dsa_is_dsa_port(priv->ds, 5) &&
 932                     (interface == PHY_INTERFACE_MODE_RGMII_TXID ||
 933                      interface == PHY_INTERFACE_MODE_RGMII_ID))
 934                         tx_delay = 4; /* n * 0.5 ns */
 935
 936                 /* P5 RGMII TX Clock Control: delay x */
 937                 mt7530_write(priv, MT7530_P5RGMIITXCR,
 938                              CSR_RGMII_TXC_CFG(0x10 + tx_delay));
 939
 940                 /* reduce P5 RGMII Tx driving, 8mA */
 941                 mt7530_write(priv, MT7530_IO_DRV_CR,
 942                              P5_IO_CLK_DRV(1) | P5_IO_DATA_DRV(1));
 943         }
 944
 945         mt7530_write(priv, MT7530_MHWTRAP, val);
 946
 947         dev_dbg(ds->dev, "Setup P5, HWTRAP=0x%x, intf_sel=%s, phy-mode=%s\n",
 948                 val, p5_intf_modes(priv->p5_intf_sel), phy_modes(interface));
 949
 950         mutex_unlock(&priv->reg_mutex);
 951 }
 952
 953 static void
 954 mt753x_trap_frames(struct mt7530_priv *priv)
 955 {
 956         /* Trap 802.1X PAE frames and BPDUs to the CPU port(s) and egress them
 957          * VLAN-untagged.
 958          */
 959         mt7530_rmw(priv, MT753X_BPC, MT753X_PAE_EG_TAG_MASK |
 960                    MT753X_PAE_PORT_FW_MASK | MT753X_BPDU_EG_TAG_MASK |
 961                    MT753X_BPDU_PORT_FW_MASK,
 962                    MT753X_PAE_EG_TAG(MT7530_VLAN_EG_UNTAGGED) |
 963                    MT753X_PAE_PORT_FW(MT753X_BPDU_CPU_ONLY) |
 964                    MT753X_BPDU_EG_TAG(MT7530_VLAN_EG_UNTAGGED) |
 965                    MT753X_BPDU_CPU_ONLY);
 966
 967         /* Trap LLDP frames with :0E MAC DA to the CPU port(s) and egress them
 968          * VLAN-untagged.
 969          */
 970         mt7530_rmw(priv, MT753X_RGAC2, MT753X_R0E_EG_TAG_MASK |
 971                    MT753X_R0E_PORT_FW_MASK,
 972                    MT753X_R0E_EG_TAG(MT7530_VLAN_EG_UNTAGGED) |
 973                    MT753X_R0E_PORT_FW(MT753X_BPDU_CPU_ONLY));
 974 }
 975
 976 static void
 977 mt753x_cpu_port_enable(struct dsa_switch *ds, int port)
 978 {
 979         struct mt7530_priv *priv = ds->priv;
 980
 981         /* Enable Mediatek header mode on the cpu port */
 982         mt7530_write(priv, MT7530_PVC_P(port),
 983                      PORT_SPEC_TAG);
 984
 985         /* Enable flooding on the CPU port */
 986         mt7530_set(priv, MT7530_MFC, BC_FFP(BIT(port)) | UNM_FFP(BIT(port)) |
 987                    UNU_FFP(BIT(port)));
 988
 989         /* Add the CPU port to the CPU port bitmap for MT7531 and the switch on
 990          * the MT7988 SoC. Trapped frames will be forwarded to the CPU port that
 991          * is affine to the inbound user port.
 992          */
 993         if (priv->id == ID_MT7531 || priv->id == ID_MT7988)
 994                 mt7530_set(priv, MT7531_CFC, MT7531_CPU_PMAP(BIT(port)));
 995
 996         /* CPU port gets connected to all user ports of
 997          * the switch.
 998          */
 999         mt7530_write(priv, MT7530_PCR_P(port),
1000                      PCR_MATRIX(dsa_user_ports(priv->ds)));
1001
1002         /* Set to fallback mode for independent VLAN learning */
1003         mt7530_rmw(priv, MT7530_PCR_P(port), PCR_PORT_VLAN_MASK,
1004                    MT7530_PORT_FALLBACK_MODE);
1005 }
1006
1007 static int
1008 mt7530_port_enable(struct dsa_switch *ds, int port,
1009                    struct phy_device *phy)
1010 {
1011         struct dsa_port *dp = dsa_to_port(ds, port);
1012         struct mt7530_priv *priv = ds->priv;
1013
1014         mutex_lock(&priv->reg_mutex);
1015
1016         /* Allow the user port gets connected to the cpu port and also
1017          * restore the port matrix if the port is the member of a certain
1018          * bridge.
1019          */
1020         if (dsa_port_is_user(dp)) {
1021                 struct dsa_port *cpu_dp = dp->cpu_dp;
1022
1023                 priv->ports[port].pm |= PCR_MATRIX(BIT(cpu_dp->index));
1024         }
1025         priv->ports[port].enable = true;
1026         mt7530_rmw(priv, MT7530_PCR_P(port), PCR_MATRIX_MASK,
1027                    priv->ports[port].pm);
1028
1029         mutex_unlock(&priv->reg_mutex);
1030
1031         return 0;
1032 }
1033
1034 static void
1035 mt7530_port_disable(struct dsa_switch *ds, int port)
1036 {
1037         struct mt7530_priv *priv = ds->priv;
1038
1039         mutex_lock(&priv->reg_mutex);
1040
1041         /* Clear up all port matrix which could be restored in the next
1042          * enablement for the port.
1043          */
1044         priv->ports[port].enable = false;
1045         mt7530_rmw(priv, MT7530_PCR_P(port), PCR_MATRIX_MASK,
1046                    PCR_MATRIX_CLR);
1047
1048         mutex_unlock(&priv->reg_mutex);
1049 }
1050
1051 static int
1052 mt7530_port_change_mtu(struct dsa_switch *ds, int port, int new_mtu)
1053 {
1054         struct mt7530_priv *priv = ds->priv;
1055         int length;
1056         u32 val;
1057
1058         /* When a new MTU is set, DSA always set the CPU port's MTU to the
1059          * largest MTU of the user ports. Because the switch only has a global
1060          * RX length register, only allowing CPU port here is enough.
1061          */
1062         if (!dsa_is_cpu_port(ds, port))
1063                 return 0;
1064
1065         mt7530_mutex_lock(priv);
1066
1067         val = mt7530_mii_read(priv, MT7530_GMACCR);
1068         val &= ~MAX_RX_PKT_LEN_MASK;
1069
1070         /* RX length also includes Ethernet header, MTK tag, and FCS length */
1071         length = new_mtu + ETH_HLEN + MTK_HDR_LEN + ETH_FCS_LEN;
1072         if (length <= 1522) {
1073                 val |= MAX_RX_PKT_LEN_1522;
1074         } else if (length <= 1536) {
1075                 val |= MAX_RX_PKT_LEN_1536;
1076         } else if (length <= 1552) {
1077                 val |= MAX_RX_PKT_LEN_1552;
1078         } else {
1079                 val &= ~MAX_RX_JUMBO_MASK;
1080                 val |= MAX_RX_JUMBO(DIV_ROUND_UP(length, 1024));
1081                 val |= MAX_RX_PKT_LEN_JUMBO;
1082         }
1083
1084         mt7530_mii_write(priv, MT7530_GMACCR, val);
1085
1086         mt7530_mutex_unlock(priv);
1087
1088         return 0;
1089 }
1090
1091 static int
1092 mt7530_port_max_mtu(struct dsa_switch *ds, int port)
1093 {
1094         return MT7530_MAX_MTU;
1095 }
1096
1097 static void
1098 mt7530_stp_state_set(struct dsa_switch *ds, int port, u8 state)
1099 {
1100         struct mt7530_priv *priv = ds->priv;
1101         u32 stp_state;
1102
1103         switch (state) {
1104         case BR_STATE_DISABLED:
1105                 stp_state = MT7530_STP_DISABLED;
1106                 break;
1107         case BR_STATE_BLOCKING:
1108                 stp_state = MT7530_STP_BLOCKING;
1109                 break;
1110         case BR_STATE_LISTENING:
1111                 stp_state = MT7530_STP_LISTENING;
1112                 break;
1113         case BR_STATE_LEARNING:
1114                 stp_state = MT7530_STP_LEARNING;
1115                 break;
1116         case BR_STATE_FORWARDING:
1117         default:
1118                 stp_state = MT7530_STP_FORWARDING;
1119                 break;
1120         }
1121
1122         mt7530_rmw(priv, MT7530_SSP_P(port), FID_PST_MASK(FID_BRIDGED),
1123                    FID_PST(FID_BRIDGED, stp_state));
1124 }
1125
1126 static int
1127 mt7530_port_pre_bridge_flags(struct dsa_switch *ds, int port,
1128                              struct switchdev_brport_flags flags,
1129                              struct netlink_ext_ack *extack)
1130 {
1131         if (flags.mask & ~(BR_LEARNING | BR_FLOOD | BR_MCAST_FLOOD |
1132                            BR_BCAST_FLOOD))
1133                 return -EINVAL;
1134
1135         return 0;
1136 }
1137
1138 static int
1139 mt7530_port_bridge_flags(struct dsa_switch *ds, int port,
1140                          struct switchdev_brport_flags flags,
1141                          struct netlink_ext_ack *extack)
1142 {
1143         struct mt7530_priv *priv = ds->priv;
1144
1145         if (flags.mask & BR_LEARNING)
1146                 mt7530_rmw(priv, MT7530_PSC_P(port), SA_DIS,
1147                            flags.val & BR_LEARNING ? 0 : SA_DIS);
1148
1149         if (flags.mask & BR_FLOOD)
1150                 mt7530_rmw(priv, MT7530_MFC, UNU_FFP(BIT(port)),
1151                            flags.val & BR_FLOOD ? UNU_FFP(BIT(port)) : 0);
1152
1153         if (flags.mask & BR_MCAST_FLOOD)
1154                 mt7530_rmw(priv, MT7530_MFC, UNM_FFP(BIT(port)),
1155                            flags.val & BR_MCAST_FLOOD ? UNM_FFP(BIT(port)) : 0);
1156
1157         if (flags.mask & BR_BCAST_FLOOD)
1158                 mt7530_rmw(priv, MT7530_MFC, BC_FFP(BIT(port)),
1159                            flags.val & BR_BCAST_FLOOD ? BC_FFP(BIT(port)) : 0);
1160
1161         return 0;
1162 }
1163
1164 static int
1165 mt7530_port_bridge_join(struct dsa_switch *ds, int port,
1166                         struct dsa_bridge bridge, bool *tx_fwd_offload,
1167                         struct netlink_ext_ack *extack)
1168 {
1169         struct dsa_port *dp = dsa_to_port(ds, port), *other_dp;
1170         struct dsa_port *cpu_dp = dp->cpu_dp;
1171         u32 port_bitmap = BIT(cpu_dp->index);
1172         struct mt7530_priv *priv = ds->priv;
1173
1174         mutex_lock(&priv->reg_mutex);
1175
1176         dsa_switch_for_each_user_port(other_dp, ds) {
1177                 int other_port = other_dp->index;
1178
1179                 if (dp == other_dp)
1180                         continue;
1181
1182                 /* Add this port to the port matrix of the other ports in the
1183                  * same bridge. If the port is disabled, port matrix is kept
1184                  * and not being setup until the port becomes enabled.
1185                  */
1186                 if (!dsa_port_offloads_bridge(other_dp, &bridge))
1187                         continue;
1188
1189                 if (priv->ports[other_port].enable)
1190                         mt7530_set(priv, MT7530_PCR_P(other_port),
1191                                    PCR_MATRIX(BIT(port)));
1192                 priv->ports[other_port].pm |= PCR_MATRIX(BIT(port));
1193
1194                 port_bitmap |= BIT(other_port);
1195         }
1196
1197         /* Add the all other ports to this port matrix. */
1198         if (priv->ports[port].enable)
1199                 mt7530_rmw(priv, MT7530_PCR_P(port),
1200                            PCR_MATRIX_MASK, PCR_MATRIX(port_bitmap));
1201         priv->ports[port].pm |= PCR_MATRIX(port_bitmap);
1202
1203         /* Set to fallback mode for independent VLAN learning */
1204         mt7530_rmw(priv, MT7530_PCR_P(port), PCR_PORT_VLAN_MASK,
1205                    MT7530_PORT_FALLBACK_MODE);
1206
1207         mutex_unlock(&priv->reg_mutex);
1208
1209         return 0;
1210 }
1211
1212 static void
1213 mt7530_port_set_vlan_unaware(struct dsa_switch *ds, int port)
1214 {
1215         struct mt7530_priv *priv = ds->priv;
1216         bool all_user_ports_removed = true;
1217         int i;
1218
1219         /* This is called after .port_bridge_leave when leaving a VLAN-aware
1220          * bridge. Don't set standalone ports to fallback mode.
1221          */
1222         if (dsa_port_bridge_dev_get(dsa_to_port(ds, port)))
1223                 mt7530_rmw(priv, MT7530_PCR_P(port), PCR_PORT_VLAN_MASK,
1224                            MT7530_PORT_FALLBACK_MODE);
1225
1226         mt7530_rmw(priv, MT7530_PVC_P(port),
1227                    VLAN_ATTR_MASK | PVC_EG_TAG_MASK | ACC_FRM_MASK,
1228                    VLAN_ATTR(MT7530_VLAN_TRANSPARENT) |
1229                    PVC_EG_TAG(MT7530_VLAN_EG_CONSISTENT) |
1230                    MT7530_VLAN_ACC_ALL);
1231
1232         /* Set PVID to 0 */
1233         mt7530_rmw(priv, MT7530_PPBV1_P(port), G0_PORT_VID_MASK,
1234                    G0_PORT_VID_DEF);
1235
1236         for (i = 0; i < MT7530_NUM_PORTS; i++) {
1237                 if (dsa_is_user_port(ds, i) &&
1238                     dsa_port_is_vlan_filtering(dsa_to_port(ds, i))) {
1239                         all_user_ports_removed = false;
1240                         break;
1241                 }
1242         }
1243
1244         /* CPU port also does the same thing until all user ports belonging to
1245          * the CPU port get out of VLAN filtering mode.
1246          */
1247         if (all_user_ports_removed) {
1248                 struct dsa_port *dp = dsa_to_port(ds, port);
1249                 struct dsa_port *cpu_dp = dp->cpu_dp;
1250
1251                 mt7530_write(priv, MT7530_PCR_P(cpu_dp->index),
1252                              PCR_MATRIX(dsa_user_ports(priv->ds)));
1253                 mt7530_write(priv, MT7530_PVC_P(cpu_dp->index), PORT_SPEC_TAG
1254                              | PVC_EG_TAG(MT7530_VLAN_EG_CONSISTENT));
1255         }
1256 }
1257
1258 static void
1259 mt7530_port_set_vlan_aware(struct dsa_switch *ds, int port)
1260 {
1261         struct mt7530_priv *priv = ds->priv;
1262
1263         /* Trapped into security mode allows packet forwarding through VLAN
1264          * table lookup.
1265          */
1266         if (dsa_is_user_port(ds, port)) {
1267                 mt7530_rmw(priv, MT7530_PCR_P(port), PCR_PORT_VLAN_MASK,
1268                            MT7530_PORT_SECURITY_MODE);
1269                 mt7530_rmw(priv, MT7530_PPBV1_P(port), G0_PORT_VID_MASK,
1270                            G0_PORT_VID(priv->ports[port].pvid));
1271
1272                 /* Only accept tagged frames if PVID is not set */
1273                 if (!priv->ports[port].pvid)
1274                         mt7530_rmw(priv, MT7530_PVC_P(port), ACC_FRM_MASK,
1275                                    MT7530_VLAN_ACC_TAGGED);
1276
1277                 /* Set the port as a user port which is to be able to recognize
1278                  * VID from incoming packets before fetching entry within the
1279                  * VLAN table.
1280                  */
1281                 mt7530_rmw(priv, MT7530_PVC_P(port),
1282                            VLAN_ATTR_MASK | PVC_EG_TAG_MASK,
1283                            VLAN_ATTR(MT7530_VLAN_USER) |
1284                            PVC_EG_TAG(MT7530_VLAN_EG_DISABLED));
1285         } else {
1286                 /* Also set CPU ports to the "user" VLAN port attribute, to
1287                  * allow VLAN classification, but keep the EG_TAG attribute as
1288                  * "consistent" (i.o.w. don't change its value) for packets
1289                  * received by the switch from the CPU, so that tagged packets
1290                  * are forwarded to user ports as tagged, and untagged as
1291                  * untagged.
1292                  */
1293                 mt7530_rmw(priv, MT7530_PVC_P(port), VLAN_ATTR_MASK,
1294                            VLAN_ATTR(MT7530_VLAN_USER));
1295         }
1296 }
1297
1298 static void
1299 mt7530_port_bridge_leave(struct dsa_switch *ds, int port,
1300                          struct dsa_bridge bridge)
1301 {
1302         struct dsa_port *dp = dsa_to_port(ds, port), *other_dp;
1303         struct dsa_port *cpu_dp = dp->cpu_dp;
1304         struct mt7530_priv *priv = ds->priv;
1305
1306         mutex_lock(&priv->reg_mutex);
1307
1308         dsa_switch_for_each_user_port(other_dp, ds) {
1309                 int other_port = other_dp->index;
1310
1311                 if (dp == other_dp)
1312                         continue;
1313
1314                 /* Remove this port from the port matrix of the other ports
1315                  * in the same bridge. If the port is disabled, port matrix
1316                  * is kept and not being setup until the port becomes enabled.
1317                  */
1318                 if (!dsa_port_offloads_bridge(other_dp, &bridge))
1319                         continue;
1320
1321                 if (priv->ports[other_port].enable)
1322                         mt7530_clear(priv, MT7530_PCR_P(other_port),
1323                                      PCR_MATRIX(BIT(port)));
1324                 priv->ports[other_port].pm &= ~PCR_MATRIX(BIT(port));
1325         }
1326
1327         /* Set the cpu port to be the only one in the port matrix of
1328          * this port.
1329          */
1330         if (priv->ports[port].enable)
1331                 mt7530_rmw(priv, MT7530_PCR_P(port), PCR_MATRIX_MASK,
1332                            PCR_MATRIX(BIT(cpu_dp->index)));
1333         priv->ports[port].pm = PCR_MATRIX(BIT(cpu_dp->index));
1334
1335         /* When a port is removed from the bridge, the port would be set up
1336          * back to the default as is at initial boot which is a VLAN-unaware
1337          * port.
1338          */
1339         mt7530_rmw(priv, MT7530_PCR_P(port), PCR_PORT_VLAN_MASK,
1340                    MT7530_PORT_MATRIX_MODE);
1341
1342         mutex_unlock(&priv->reg_mutex);
1343 }
1344
1345 static int
1346 mt7530_port_fdb_add(struct dsa_switch *ds, int port,
1347                     const unsigned char *addr, u16 vid,
1348                     struct dsa_db db)
1349 {
1350         struct mt7530_priv *priv = ds->priv;
1351         int ret;
1352         u8 port_mask = BIT(port);
1353
1354         mutex_lock(&priv->reg_mutex);
1355         mt7530_fdb_write(priv, vid, port_mask, addr, -1, STATIC_ENT);
1356         ret = mt7530_fdb_cmd(priv, MT7530_FDB_WRITE, NULL);
1357         mutex_unlock(&priv->reg_mutex);
1358
1359         return ret;
1360 }
1361
1362 static int
1363 mt7530_port_fdb_del(struct dsa_switch *ds, int port,
1364                     const unsigned char *addr, u16 vid,
1365                     struct dsa_db db)
1366 {
1367         struct mt7530_priv *priv = ds->priv;
1368         int ret;
1369         u8 port_mask = BIT(port);
1370
1371         mutex_lock(&priv->reg_mutex);
1372         mt7530_fdb_write(priv, vid, port_mask, addr, -1, STATIC_EMP);
1373         ret = mt7530_fdb_cmd(priv, MT7530_FDB_WRITE, NULL);
1374         mutex_unlock(&priv->reg_mutex);
1375
1376         return ret;
1377 }
1378
1379 static int
1380 mt7530_port_fdb_dump(struct dsa_switch *ds, int port,
1381                      dsa_fdb_dump_cb_t *cb, void *data)
1382 {
1383         struct mt7530_priv *priv = ds->priv;
1384         struct mt7530_fdb _fdb = { 0 };
1385         int cnt = MT7530_NUM_FDB_RECORDS;
1386         int ret = 0;
1387         u32 rsp = 0;
1388
1389         mutex_lock(&priv->reg_mutex);
1390
1391         ret = mt7530_fdb_cmd(priv, MT7530_FDB_START, &rsp);
1392         if (ret < 0)
1393                 goto err;
1394
1395         do {
1396                 if (rsp & ATC_SRCH_HIT) {
1397                         mt7530_fdb_read(priv, &_fdb);
1398                         if (_fdb.port_mask & BIT(port)) {
1399                                 ret = cb(_fdb.mac, _fdb.vid, _fdb.noarp,
1400                                          data);
1401                                 if (ret < 0)
1402                                         break;
1403                         }
1404                 }
1405         } while (--cnt &&
1406                  !(rsp & ATC_SRCH_END) &&
1407                  !mt7530_fdb_cmd(priv, MT7530_FDB_NEXT, &rsp));
1408 err:
1409         mutex_unlock(&priv->reg_mutex);
1410
1411         return 0;
1412 }
1413
1414 static int
1415 mt7530_port_mdb_add(struct dsa_switch *ds, int port,
1416                     const struct switchdev_obj_port_mdb *mdb,
1417                     struct dsa_db db)
1418 {
1419         struct mt7530_priv *priv = ds->priv;
1420         const u8 *addr = mdb->addr;
1421         u16 vid = mdb->vid;
1422         u8 port_mask = 0;
1423         int ret;
1424
1425         mutex_lock(&priv->reg_mutex);
1426
1427         mt7530_fdb_write(priv, vid, 0, addr, 0, STATIC_EMP);
1428         if (!mt7530_fdb_cmd(priv, MT7530_FDB_READ, NULL))
1429                 port_mask = (mt7530_read(priv, MT7530_ATRD) >> PORT_MAP)
1430                             & PORT_MAP_MASK;
1431
1432         port_mask |= BIT(port);
1433         mt7530_fdb_write(priv, vid, port_mask, addr, -1, STATIC_ENT);
1434         ret = mt7530_fdb_cmd(priv, MT7530_FDB_WRITE, NULL);
1435
1436         mutex_unlock(&priv->reg_mutex);
1437
1438         return ret;
1439 }
1440
1441 static int
1442 mt7530_port_mdb_del(struct dsa_switch *ds, int port,
1443                     const struct switchdev_obj_port_mdb *mdb,
1444                     struct dsa_db db)
1445 {
1446         struct mt7530_priv *priv = ds->priv;
1447         const u8 *addr = mdb->addr;
1448         u16 vid = mdb->vid;
1449         u8 port_mask = 0;
1450         int ret;
1451
1452         mutex_lock(&priv->reg_mutex);
1453
1454         mt7530_fdb_write(priv, vid, 0, addr, 0, STATIC_EMP);
1455         if (!mt7530_fdb_cmd(priv, MT7530_FDB_READ, NULL))
1456                 port_mask = (mt7530_read(priv, MT7530_ATRD) >> PORT_MAP)
1457                             & PORT_MAP_MASK;
1458
1459         port_mask &= ~BIT(port);
1460         mt7530_fdb_write(priv, vid, port_mask, addr, -1,
1461                          port_mask ? STATIC_ENT : STATIC_EMP);
1462         ret = mt7530_fdb_cmd(priv, MT7530_FDB_WRITE, NULL);
1463
1464         mutex_unlock(&priv->reg_mutex);
1465
1466         return ret;
1467 }
1468
1469 static int
1470 mt7530_vlan_cmd(struct mt7530_priv *priv, enum mt7530_vlan_cmd cmd, u16 vid)
1471 {
1472         struct mt7530_dummy_poll p;
1473         u32 val;
1474         int ret;
1475
1476         val = VTCR_BUSY | VTCR_FUNC(cmd) | vid;
1477         mt7530_write(priv, MT7530_VTCR, val);
1478
1479         INIT_MT7530_DUMMY_POLL(&p, priv, MT7530_VTCR);
1480         ret = readx_poll_timeout(_mt7530_read, &p, val,
1481                                  !(val & VTCR_BUSY), 20, 20000);
1482         if (ret < 0) {
1483                 dev_err(priv->dev, "poll timeout\n");
1484                 return ret;
1485         }
1486
1487         val = mt7530_read(priv, MT7530_VTCR);
1488         if (val & VTCR_INVALID) {
1489                 dev_err(priv->dev, "read VTCR invalid\n");
1490                 return -EINVAL;
1491         }
1492
1493         return 0;
1494 }
1495
1496 static int
1497 mt7530_port_vlan_filtering(struct dsa_switch *ds, int port, bool vlan_filtering,
1498                            struct netlink_ext_ack *extack)
1499 {
1500         struct dsa_port *dp = dsa_to_port(ds, port);
1501         struct dsa_port *cpu_dp = dp->cpu_dp;
1502
1503         if (vlan_filtering) {
1504                 /* The port is being kept as VLAN-unaware port when bridge is
1505                  * set up with vlan_filtering not being set, Otherwise, the
1506                  * port and the corresponding CPU port is required the setup
1507                  * for becoming a VLAN-aware port.
1508                  */
1509                 mt7530_port_set_vlan_aware(ds, port);
1510                 mt7530_port_set_vlan_aware(ds, cpu_dp->index);
1511         } else {
1512                 mt7530_port_set_vlan_unaware(ds, port);
1513         }
1514
1515         return 0;
1516 }
1517
1518 static void
1519 mt7530_hw_vlan_add(struct mt7530_priv *priv,
1520                    struct mt7530_hw_vlan_entry *entry)
1521 {
1522         struct dsa_port *dp = dsa_to_port(priv->ds, entry->port);
1523         u8 new_members;
1524         u32 val;
1525
1526         new_members = entry->old_members | BIT(entry->port);
1527
1528         /* Validate the entry with independent learning, create egress tag per
1529          * VLAN and joining the port as one of the port members.
1530          */
1531         val = IVL_MAC | VTAG_EN | PORT_MEM(new_members) | FID(FID_BRIDGED) |
1532               VLAN_VALID;
1533         mt7530_write(priv, MT7530_VAWD1, val);
1534
1535         /* Decide whether adding tag or not for those outgoing packets from the
1536          * port inside the VLAN.
1537          * CPU port is always taken as a tagged port for serving more than one
1538          * VLANs across and also being applied with egress type stack mode for
1539          * that VLAN tags would be appended after hardware special tag used as
1540          * DSA tag.
1541          */
1542         if (dsa_port_is_cpu(dp))
1543                 val = MT7530_VLAN_EGRESS_STACK;
1544         else if (entry->untagged)
1545                 val = MT7530_VLAN_EGRESS_UNTAG;
1546         else
1547                 val = MT7530_VLAN_EGRESS_TAG;
1548         mt7530_rmw(priv, MT7530_VAWD2,
1549                    ETAG_CTRL_P_MASK(entry->port),
1550                    ETAG_CTRL_P(entry->port, val));
1551 }
1552
1553 static void
1554 mt7530_hw_vlan_del(struct mt7530_priv *priv,
1555                    struct mt7530_hw_vlan_entry *entry)
1556 {
1557         u8 new_members;
1558         u32 val;
1559
1560         new_members = entry->old_members & ~BIT(entry->port);
1561
1562         val = mt7530_read(priv, MT7530_VAWD1);
1563         if (!(val & VLAN_VALID)) {
1564                 dev_err(priv->dev,
1565                         "Cannot be deleted due to invalid entry\n");
1566                 return;
1567         }
1568
1569         if (new_members) {
1570                 val = IVL_MAC | VTAG_EN | PORT_MEM(new_members) |
1571                       VLAN_VALID;
1572                 mt7530_write(priv, MT7530_VAWD1, val);
1573         } else {
1574                 mt7530_write(priv, MT7530_VAWD1, 0);
1575                 mt7530_write(priv, MT7530_VAWD2, 0);
1576         }
1577 }
1578
1579 static void
1580 mt7530_hw_vlan_update(struct mt7530_priv *priv, u16 vid,
1581                       struct mt7530_hw_vlan_entry *entry,
1582                       mt7530_vlan_op vlan_op)
1583 {
1584         u32 val;
1585
1586         /* Fetch entry */
1587         mt7530_vlan_cmd(priv, MT7530_VTCR_RD_VID, vid);
1588
1589         val = mt7530_read(priv, MT7530_VAWD1);
1590
1591         entry->old_members = (val >> PORT_MEM_SHFT) & PORT_MEM_MASK;
1592
1593         /* Manipulate entry */
1594         vlan_op(priv, entry);
1595
1596         /* Flush result to hardware */
1597         mt7530_vlan_cmd(priv, MT7530_VTCR_WR_VID, vid);
1598 }
1599
1600 static int
1601 mt7530_setup_vlan0(struct mt7530_priv *priv)
1602 {
1603         u32 val;
1604
1605         /* Validate the entry with independent learning, keep the original
1606          * ingress tag attribute.
1607          */
1608         val = IVL_MAC | EG_CON | PORT_MEM(MT7530_ALL_MEMBERS) | FID(FID_BRIDGED) |
1609               VLAN_VALID;
1610         mt7530_write(priv, MT7530_VAWD1, val);
1611
1612         return mt7530_vlan_cmd(priv, MT7530_VTCR_WR_VID, 0);
1613 }
1614
1615 static int
1616 mt7530_port_vlan_add(struct dsa_switch *ds, int port,
1617                      const struct switchdev_obj_port_vlan *vlan,
1618                      struct netlink_ext_ack *extack)
1619 {
1620         bool untagged = vlan->flags & BRIDGE_VLAN_INFO_UNTAGGED;
1621         bool pvid = vlan->flags & BRIDGE_VLAN_INFO_PVID;
1622         struct mt7530_hw_vlan_entry new_entry;
1623         struct mt7530_priv *priv = ds->priv;
1624
1625         mutex_lock(&priv->reg_mutex);
1626
1627         mt7530_hw_vlan_entry_init(&new_entry, port, untagged);
1628         mt7530_hw_vlan_update(priv, vlan->vid, &new_entry, mt7530_hw_vlan_add);
1629
1630         if (pvid) {
1631                 priv->ports[port].pvid = vlan->vid;
1632
1633                 /* Accept all frames if PVID is set */
1634                 mt7530_rmw(priv, MT7530_PVC_P(port), ACC_FRM_MASK,
1635                            MT7530_VLAN_ACC_ALL);
1636
1637                 /* Only configure PVID if VLAN filtering is enabled */
1638                 if (dsa_port_is_vlan_filtering(dsa_to_port(ds, port)))
1639                         mt7530_rmw(priv, MT7530_PPBV1_P(port),
1640                                    G0_PORT_VID_MASK,
1641                                    G0_PORT_VID(vlan->vid));
1642         } else if (vlan->vid && priv->ports[port].pvid == vlan->vid) {
1643                 /* This VLAN is overwritten without PVID, so unset it */
1644                 priv->ports[port].pvid = G0_PORT_VID_DEF;
1645
1646                 /* Only accept tagged frames if the port is VLAN-aware */
1647                 if (dsa_port_is_vlan_filtering(dsa_to_port(ds, port)))
1648                         mt7530_rmw(priv, MT7530_PVC_P(port), ACC_FRM_MASK,
1649                                    MT7530_VLAN_ACC_TAGGED);
1650
1651                 mt7530_rmw(priv, MT7530_PPBV1_P(port), G0_PORT_VID_MASK,
1652                            G0_PORT_VID_DEF);
1653         }
1654
1655         mutex_unlock(&priv->reg_mutex);
1656
1657         return 0;
1658 }
1659
1660 static int
1661 mt7530_port_vlan_del(struct dsa_switch *ds, int port,
1662                      const struct switchdev_obj_port_vlan *vlan)
1663 {
1664         struct mt7530_hw_vlan_entry target_entry;
1665         struct mt7530_priv *priv = ds->priv;
1666
1667         mutex_lock(&priv->reg_mutex);
1668
1669         mt7530_hw_vlan_entry_init(&target_entry, port, 0);
1670         mt7530_hw_vlan_update(priv, vlan->vid, &target_entry,
1671                               mt7530_hw_vlan_del);
1672
1673         /* PVID is being restored to the default whenever the PVID port
1674          * is being removed from the VLAN.
1675          */
1676         if (priv->ports[port].pvid == vlan->vid) {
1677                 priv->ports[port].pvid = G0_PORT_VID_DEF;
1678
1679                 /* Only accept tagged frames if the port is VLAN-aware */
1680                 if (dsa_port_is_vlan_filtering(dsa_to_port(ds, port)))
1681                         mt7530_rmw(priv, MT7530_PVC_P(port), ACC_FRM_MASK,
1682                                    MT7530_VLAN_ACC_TAGGED);
1683
1684                 mt7530_rmw(priv, MT7530_PPBV1_P(port), G0_PORT_VID_MASK,
1685                            G0_PORT_VID_DEF);
1686         }
1687
1688
1689         mutex_unlock(&priv->reg_mutex);
1690
1691         return 0;
1692 }
1693
1694 static int mt753x_mirror_port_get(unsigned int id, u32 val)
1695 {
1696         return (id == ID_MT7531) ? MT7531_MIRROR_PORT_GET(val) :
1697                                    MIRROR_PORT(val);
1698 }
1699
1700 static int mt753x_mirror_port_set(unsigned int id, u32 val)
1701 {
1702         return (id == ID_MT7531) ? MT7531_MIRROR_PORT_SET(val) :
1703                                    MIRROR_PORT(val);
1704 }
1705
1706 static int mt753x_port_mirror_add(struct dsa_switch *ds, int port,
1707                                   struct dsa_mall_mirror_tc_entry *mirror,
1708                                   bool ingress, struct netlink_ext_ack *extack)
1709 {
1710         struct mt7530_priv *priv = ds->priv;
1711         int monitor_port;
1712         u32 val;
1713
1714         /* Check for existent entry */
1715         if ((ingress ? priv->mirror_rx : priv->mirror_tx) & BIT(port))
1716                 return -EEXIST;
1717
1718         val = mt7530_read(priv, MT753X_MIRROR_REG(priv->id));
1719
1720         /* MT7530 only supports one monitor port */
1721         monitor_port = mt753x_mirror_port_get(priv->id, val);
1722         if (val & MT753X_MIRROR_EN(priv->id) &&
1723             monitor_port != mirror->to_local_port)
1724                 return -EEXIST;
1725
1726         val |= MT753X_MIRROR_EN(priv->id);
1727         val &= ~MT753X_MIRROR_MASK(priv->id);
1728         val |= mt753x_mirror_port_set(priv->id, mirror->to_local_port);
1729         mt7530_write(priv, MT753X_MIRROR_REG(priv->id), val);
1730
1731         val = mt7530_read(priv, MT7530_PCR_P(port));
1732         if (ingress) {
1733                 val |= PORT_RX_MIR;
1734                 priv->mirror_rx |= BIT(port);
1735         } else {
1736                 val |= PORT_TX_MIR;
1737                 priv->mirror_tx |= BIT(port);
1738         }
1739         mt7530_write(priv, MT7530_PCR_P(port), val);
1740
1741         return 0;
1742 }
1743
1744 static void mt753x_port_mirror_del(struct dsa_switch *ds, int port,
1745                                    struct dsa_mall_mirror_tc_entry *mirror)
1746 {
1747         struct mt7530_priv *priv = ds->priv;
1748         u32 val;
1749
1750         val = mt7530_read(priv, MT7530_PCR_P(port));
1751         if (mirror->ingress) {
1752                 val &= ~PORT_RX_MIR;
1753                 priv->mirror_rx &= ~BIT(port);
1754         } else {
1755                 val &= ~PORT_TX_MIR;
1756                 priv->mirror_tx &= ~BIT(port);
1757         }
1758         mt7530_write(priv, MT7530_PCR_P(port), val);
1759
1760         if (!priv->mirror_rx && !priv->mirror_tx) {
1761                 val = mt7530_read(priv, MT753X_MIRROR_REG(priv->id));
1762                 val &= ~MT753X_MIRROR_EN(priv->id);
1763                 mt7530_write(priv, MT753X_MIRROR_REG(priv->id), val);
1764         }
1765 }
1766
1767 static enum dsa_tag_protocol
1768 mtk_get_tag_protocol(struct dsa_switch *ds, int port,
1769                      enum dsa_tag_protocol mp)
1770 {
1771         return DSA_TAG_PROTO_MTK;
1772 }
1773
1774 #ifdef CONFIG_GPIOLIB
1775 static inline u32
1776 mt7530_gpio_to_bit(unsigned int offset)
1777 {
1778         /* Map GPIO offset to register bit
1779          * [ 2: 0]  port 0 LED 0..2 as GPIO 0..2
1780          * [ 6: 4]  port 1 LED 0..2 as GPIO 3..5
1781          * [10: 8]  port 2 LED 0..2 as GPIO 6..8
1782          * [14:12]  port 3 LED 0..2 as GPIO 9..11
1783          * [18:16]  port 4 LED 0..2 as GPIO 12..14
1784          */
1785         return BIT(offset + offset / 3);
1786 }
1787
1788 static int
1789 mt7530_gpio_get(struct gpio_chip *gc, unsigned int offset)
1790 {
1791         struct mt7530_priv *priv = gpiochip_get_data(gc);
1792         u32 bit = mt7530_gpio_to_bit(offset);
1793
1794         return !!(mt7530_read(priv, MT7530_LED_GPIO_DATA) & bit);
1795 }
1796
1797 static void
1798 mt7530_gpio_set(struct gpio_chip *gc, unsigned int offset, int value)
1799 {
1800         struct mt7530_priv *priv = gpiochip_get_data(gc);
1801         u32 bit = mt7530_gpio_to_bit(offset);
1802
1803         if (value)
1804                 mt7530_set(priv, MT7530_LED_GPIO_DATA, bit);
1805         else
1806                 mt7530_clear(priv, MT7530_LED_GPIO_DATA, bit);
1807 }
1808
1809 static int
1810 mt7530_gpio_get_direction(struct gpio_chip *gc, unsigned int offset)
1811 {
1812         struct mt7530_priv *priv = gpiochip_get_data(gc);
1813         u32 bit = mt7530_gpio_to_bit(offset);
1814
1815         return (mt7530_read(priv, MT7530_LED_GPIO_DIR) & bit) ?
1816                 GPIO_LINE_DIRECTION_OUT : GPIO_LINE_DIRECTION_IN;
1817 }
1818
1819 static int
1820 mt7530_gpio_direction_input(struct gpio_chip *gc, unsigned int offset)
1821 {
1822         struct mt7530_priv *priv = gpiochip_get_data(gc);
1823         u32 bit = mt7530_gpio_to_bit(offset);
1824
1825         mt7530_clear(priv, MT7530_LED_GPIO_OE, bit);
1826         mt7530_clear(priv, MT7530_LED_GPIO_DIR, bit);
1827
1828         return 0;
1829 }
1830
1831 static int
1832 mt7530_gpio_direction_output(struct gpio_chip *gc, unsigned int offset, int value)
1833 {
1834         struct mt7530_priv *priv = gpiochip_get_data(gc);
1835         u32 bit = mt7530_gpio_to_bit(offset);
1836
1837         mt7530_set(priv, MT7530_LED_GPIO_DIR, bit);
1838
1839         if (value)
1840                 mt7530_set(priv, MT7530_LED_GPIO_DATA, bit);
1841         else
1842                 mt7530_clear(priv, MT7530_LED_GPIO_DATA, bit);
1843
1844         mt7530_set(priv, MT7530_LED_GPIO_OE, bit);
1845
1846         return 0;
1847 }
1848
1849 static int
1850 mt7530_setup_gpio(struct mt7530_priv *priv)
1851 {
1852         struct device *dev = priv->dev;
1853         struct gpio_chip *gc;
1854
1855         gc = devm_kzalloc(dev, sizeof(*gc), GFP_KERNEL);
1856         if (!gc)
1857                 return -ENOMEM;
1858
1859         mt7530_write(priv, MT7530_LED_GPIO_OE, 0);
1860         mt7530_write(priv, MT7530_LED_GPIO_DIR, 0);
1861         mt7530_write(priv, MT7530_LED_IO_MODE, 0);
1862
1863         gc->label = "mt7530";
1864         gc->parent = dev;
1865         gc->owner = THIS_MODULE;
1866         gc->get_direction = mt7530_gpio_get_direction;
1867         gc->direction_input = mt7530_gpio_direction_input;
1868         gc->direction_output = mt7530_gpio_direction_output;
1869         gc->get = mt7530_gpio_get;
1870         gc->set = mt7530_gpio_set;
1871         gc->base = -1;
1872         gc->ngpio = 15;
1873         gc->can_sleep = true;
1874
1875         return devm_gpiochip_add_data(dev, gc, priv);
1876 }
1877 #endif /* CONFIG_GPIOLIB */
1878
1879 static irqreturn_t
1880 mt7530_irq_thread_fn(int irq, void *dev_id)
1881 {
1882         struct mt7530_priv *priv = dev_id;
1883         bool handled = false;
1884         u32 val;
1885         int p;
1886
1887         mt7530_mutex_lock(priv);
1888         val = mt7530_mii_read(priv, MT7530_SYS_INT_STS);
1889         mt7530_mii_write(priv, MT7530_SYS_INT_STS, val);
1890         mt7530_mutex_unlock(priv);
1891
1892         for (p = 0; p < MT7530_NUM_PHYS; p++) {
1893                 if (BIT(p) & val) {
1894                         unsigned int irq;
1895
1896                         irq = irq_find_mapping(priv->irq_domain, p);
1897                         handle_nested_irq(irq);
1898                         handled = true;
1899                 }
1900         }
1901
1902         return IRQ_RETVAL(handled);
1903 }
1904
1905 static void
1906 mt7530_irq_mask(struct irq_data *d)
1907 {
1908         struct mt7530_priv *priv = irq_data_get_irq_chip_data(d);
1909
1910         priv->irq_enable &= ~BIT(d->hwirq);
1911 }
1912
1913 static void
1914 mt7530_irq_unmask(struct irq_data *d)
1915 {
1916         struct mt7530_priv *priv = irq_data_get_irq_chip_data(d);
1917
1918         priv->irq_enable |= BIT(d->hwirq);
1919 }
1920
1921 static void
1922 mt7530_irq_bus_lock(struct irq_data *d)
1923 {
1924         struct mt7530_priv *priv = irq_data_get_irq_chip_data(d);
1925
1926         mt7530_mutex_lock(priv);
1927 }
1928
1929 static void
1930 mt7530_irq_bus_sync_unlock(struct irq_data *d)
1931 {
1932         struct mt7530_priv *priv = irq_data_get_irq_chip_data(d);
1933
1934         mt7530_mii_write(priv, MT7530_SYS_INT_EN, priv->irq_enable);
1935         mt7530_mutex_unlock(priv);
1936 }
1937
1938 static struct irq_chip mt7530_irq_chip = {
1939         .name = KBUILD_MODNAME,
1940         .irq_mask = mt7530_irq_mask,
1941         .irq_unmask = mt7530_irq_unmask,
1942         .irq_bus_lock = mt7530_irq_bus_lock,
1943         .irq_bus_sync_unlock = mt7530_irq_bus_sync_unlock,
1944 };
1945
1946 static int
1947 mt7530_irq_map(struct irq_domain *domain, unsigned int irq,
1948                irq_hw_number_t hwirq)
1949 {
1950         irq_set_chip_data(irq, domain->host_data);
1951         irq_set_chip_and_handler(irq, &mt7530_irq_chip, handle_simple_irq);
1952         irq_set_nested_thread(irq, true);
1953         irq_set_noprobe(irq);
1954
1955         return 0;
1956 }
1957
1958 static const struct irq_domain_ops mt7530_irq_domain_ops = {
1959         .map = mt7530_irq_map,
1960         .xlate = irq_domain_xlate_onecell,
1961 };
1962
1963 static void
1964 mt7988_irq_mask(struct irq_data *d)
1965 {
1966         struct mt7530_priv *priv = irq_data_get_irq_chip_data(d);
1967
1968         priv->irq_enable &= ~BIT(d->hwirq);
1969         mt7530_mii_write(priv, MT7530_SYS_INT_EN, priv->irq_enable);
1970 }
1971
1972 static void
1973 mt7988_irq_unmask(struct irq_data *d)
1974 {
1975         struct mt7530_priv *priv = irq_data_get_irq_chip_data(d);
1976
1977         priv->irq_enable |= BIT(d->hwirq);
1978         mt7530_mii_write(priv, MT7530_SYS_INT_EN, priv->irq_enable);
1979 }
1980
1981 static struct irq_chip mt7988_irq_chip = {
1982         .name = KBUILD_MODNAME,
1983         .irq_mask = mt7988_irq_mask,
1984         .irq_unmask = mt7988_irq_unmask,
1985 };
1986
1987 static int
1988 mt7988_irq_map(struct irq_domain *domain, unsigned int irq,
1989                irq_hw_number_t hwirq)
1990 {
1991         irq_set_chip_data(irq, domain->host_data);
1992         irq_set_chip_and_handler(irq, &mt7988_irq_chip, handle_simple_irq);
1993         irq_set_nested_thread(irq, true);
1994         irq_set_noprobe(irq);
1995
1996         return 0;
1997 }
1998
1999 static const struct irq_domain_ops mt7988_irq_domain_ops = {
2000         .map = mt7988_irq_map,
2001         .xlate = irq_domain_xlate_onecell,
2002 };
2003
2004 static void
2005 mt7530_setup_mdio_irq(struct mt7530_priv *priv)
2006 {
2007         struct dsa_switch *ds = priv->ds;
2008         int p;
2009
2010         for (p = 0; p < MT7530_NUM_PHYS; p++) {
2011                 if (BIT(p) & ds->phys_mii_mask) {
2012                         unsigned int irq;
2013
2014                         irq = irq_create_mapping(priv->irq_domain, p);
2015                         ds->user_mii_bus->irq[p] = irq;
2016                 }
2017         }
2018 }
2019
2020 static int
2021 mt7530_setup_irq(struct mt7530_priv *priv)
2022 {
2023         struct device *dev = priv->dev;
2024         struct device_node *np = dev->of_node;
2025         int ret;
2026
2027         if (!of_property_read_bool(np, "interrupt-controller")) {
2028                 dev_info(dev, "no interrupt support\n");
2029                 return 0;
2030         }
2031
2032         priv->irq = of_irq_get(np, 0);
2033         if (priv->irq <= 0) {
2034                 dev_err(dev, "failed to get parent IRQ: %d\n", priv->irq);
2035                 return priv->irq ? : -EINVAL;
2036         }
2037
2038         if (priv->id == ID_MT7988)
2039                 priv->irq_domain = irq_domain_add_linear(np, MT7530_NUM_PHYS,
2040                                                          &mt7988_irq_domain_ops,
2041                                                          priv);
2042         else
2043                 priv->irq_domain = irq_domain_add_linear(np, MT7530_NUM_PHYS,
2044                                                          &mt7530_irq_domain_ops,
2045                                                          priv);
2046
2047         if (!priv->irq_domain) {
2048                 dev_err(dev, "failed to create IRQ domain\n");
2049                 return -ENOMEM;
2050         }
2051
2052         /* This register must be set for MT7530 to properly fire interrupts */
2053         if (priv->id == ID_MT7530 || priv->id == ID_MT7621)
2054                 mt7530_set(priv, MT7530_TOP_SIG_CTRL, TOP_SIG_CTRL_NORMAL);
2055
2056         ret = request_threaded_irq(priv->irq, NULL, mt7530_irq_thread_fn,
2057                                    IRQF_ONESHOT, KBUILD_MODNAME, priv);
2058         if (ret) {
2059                 irq_domain_remove(priv->irq_domain);
2060                 dev_err(dev, "failed to request IRQ: %d\n", ret);
2061                 return ret;
2062         }
2063
2064         return 0;
2065 }
2066
2067 static void
2068 mt7530_free_mdio_irq(struct mt7530_priv *priv)
2069 {
2070         int p;
2071
2072         for (p = 0; p < MT7530_NUM_PHYS; p++) {
2073                 if (BIT(p) & priv->ds->phys_mii_mask) {
2074                         unsigned int irq;
2075
2076                         irq = irq_find_mapping(priv->irq_domain, p);
2077                         irq_dispose_mapping(irq);
2078                 }
2079         }
2080 }
2081
2082 static void
2083 mt7530_free_irq_common(struct mt7530_priv *priv)
2084 {
2085         free_irq(priv->irq, priv);
2086         irq_domain_remove(priv->irq_domain);
2087 }
2088
2089 static void
2090 mt7530_free_irq(struct mt7530_priv *priv)
2091 {
2092         struct device_node *mnp, *np = priv->dev->of_node;
2093
2094         mnp = of_get_child_by_name(np, "mdio");
2095         if (!mnp)
2096                 mt7530_free_mdio_irq(priv);
2097         of_node_put(mnp);
2098
2099         mt7530_free_irq_common(priv);
2100 }
2101
2102 static int
2103 mt7530_setup_mdio(struct mt7530_priv *priv)
2104 {
2105         struct device_node *mnp, *np = priv->dev->of_node;
2106         struct dsa_switch *ds = priv->ds;
2107         struct device *dev = priv->dev;
2108         struct mii_bus *bus;
2109         static int idx;
2110         int ret = 0;
2111
2112         mnp = of_get_child_by_name(np, "mdio");
2113
2114         if (mnp && !of_device_is_available(mnp))
2115                 goto out;
2116
2117         bus = devm_mdiobus_alloc(dev);
2118         if (!bus) {
2119                 ret = -ENOMEM;
2120                 goto out;
2121         }
2122
2123         if (!mnp)
2124                 ds->user_mii_bus = bus;
2125
2126         bus->priv = priv;
2127         bus->name = KBUILD_MODNAME "-mii";
2128         snprintf(bus->id, MII_BUS_ID_SIZE, KBUILD_MODNAME "-%d", idx++);
2129         bus->read = mt753x_phy_read_c22;
2130         bus->write = mt753x_phy_write_c22;
2131         bus->read_c45 = mt753x_phy_read_c45;
2132         bus->write_c45 = mt753x_phy_write_c45;
2133         bus->parent = dev;
2134         bus->phy_mask = ~ds->phys_mii_mask;
2135
2136         if (priv->irq && !mnp)
2137                 mt7530_setup_mdio_irq(priv);
2138
2139         ret = devm_of_mdiobus_register(dev, bus, mnp);
2140         if (ret) {
2141                 dev_err(dev, "failed to register MDIO bus: %d\n", ret);
2142                 if (priv->irq && !mnp)
2143                         mt7530_free_mdio_irq(priv);
2144         }
2145
2146 out:
2147         of_node_put(mnp);
2148         return ret;
2149 }
2150
2151 static int
2152 mt7530_setup(struct dsa_switch *ds)
2153 {
2154         struct mt7530_priv *priv = ds->priv;
2155         struct device_node *dn = NULL;
2156         struct device_node *phy_node;
2157         struct device_node *mac_np;
2158         struct mt7530_dummy_poll p;
2159         phy_interface_t interface;
2160         struct dsa_port *cpu_dp;
2161         u32 id, val;
2162         int ret, i;
2163
2164         /* The parent node of conduit netdev which holds the common system
2165          * controller also is the container for two GMACs nodes representing
2166          * as two netdev instances.
2167          */
2168         dsa_switch_for_each_cpu_port(cpu_dp, ds) {
2169                 dn = cpu_dp->conduit->dev.of_node->parent;
2170                 /* It doesn't matter which CPU port is found first,
2171                  * their conduits should share the same parent OF node
2172                  */
2173                 break;
2174         }
2175
2176         if (!dn) {
2177                 dev_err(ds->dev, "parent OF node of DSA conduit not found");
2178                 return -EINVAL;
2179         }
2180
2181         ds->assisted_learning_on_cpu_port = true;
2182         ds->mtu_enforcement_ingress = true;
2183
2184         if (priv->id == ID_MT7530) {
2185                 regulator_set_voltage(priv->core_pwr, 1000000, 1000000);
2186                 ret = regulator_enable(priv->core_pwr);
2187                 if (ret < 0) {
2188                         dev_err(priv->dev,
2189                                 "Failed to enable core power: %d\n", ret);
2190                         return ret;
2191                 }
2192
2193                 regulator_set_voltage(priv->io_pwr, 3300000, 3300000);
2194                 ret = regulator_enable(priv->io_pwr);
2195                 if (ret < 0) {
2196                         dev_err(priv->dev, "Failed to enable io pwr: %d\n",
2197                                 ret);
2198                         return ret;
2199                 }
2200         }
2201
2202         /* Reset whole chip through gpio pin or memory-mapped registers for
2203          * different type of hardware
2204          */
2205         if (priv->mcm) {
2206                 reset_control_assert(priv->rstc);
2207                 usleep_range(5000, 5100);
2208                 reset_control_deassert(priv->rstc);
2209         } else {
2210                 gpiod_set_value_cansleep(priv->reset, 0);
2211                 usleep_range(5000, 5100);
2212                 gpiod_set_value_cansleep(priv->reset, 1);
2213         }
2214
2215         /* Waiting for MT7530 got to stable */
2216         INIT_MT7530_DUMMY_POLL(&p, priv, MT7530_HWTRAP);
2217         ret = readx_poll_timeout(_mt7530_read, &p, val, val != 0,
2218                                  20, 1000000);
2219         if (ret < 0) {
2220                 dev_err(priv->dev, "reset timeout\n");
2221                 return ret;
2222         }
2223
2224         id = mt7530_read(priv, MT7530_CREV);
2225         id >>= CHIP_NAME_SHIFT;
2226         if (id != MT7530_ID) {
2227                 dev_err(priv->dev, "chip %x can't be supported\n", id);
2228                 return -ENODEV;
2229         }
2230
2231         if ((val & HWTRAP_XTAL_MASK) == HWTRAP_XTAL_20MHZ) {
2232                 dev_err(priv->dev,
2233                         "MT7530 with a 20MHz XTAL is not supported!\n");
2234                 return -EINVAL;
2235         }
2236
2237         /* Reset the switch through internal reset */
2238         mt7530_write(priv, MT7530_SYS_CTRL,
2239                      SYS_CTRL_PHY_RST | SYS_CTRL_SW_RST |
2240                      SYS_CTRL_REG_RST);
2241
2242         mt7530_pll_setup(priv);
2243
2244         /* Lower Tx driving for TRGMII path */
2245         for (i = 0; i < NUM_TRGMII_CTRL; i++)
2246                 mt7530_write(priv, MT7530_TRGMII_TD_ODT(i),
2247                              TD_DM_DRVP(8) | TD_DM_DRVN(8));
2248
2249         for (i = 0; i < NUM_TRGMII_CTRL; i++)
2250                 mt7530_rmw(priv, MT7530_TRGMII_RD(i),
2251                            RD_TAP_MASK, RD_TAP(16));
2252
2253         /* Enable port 6 */
2254         val = mt7530_read(priv, MT7530_MHWTRAP);
2255         val &= ~MHWTRAP_P6_DIS & ~MHWTRAP_PHY_ACCESS;
2256         val |= MHWTRAP_MANUAL;
2257         mt7530_write(priv, MT7530_MHWTRAP, val);
2258
2259         mt753x_trap_frames(priv);
2260
2261         /* Enable and reset MIB counters */
2262         mt7530_mib_reset(ds);
2263
2264         for (i = 0; i < MT7530_NUM_PORTS; i++) {
2265                 /* Clear link settings and enable force mode to force link down
2266                  * on all ports until they're enabled later.
2267                  */
2268                 mt7530_rmw(priv, MT7530_PMCR_P(i), PMCR_LINK_SETTINGS_MASK |
2269                            PMCR_FORCE_MODE, PMCR_FORCE_MODE);
2270
2271                 /* Disable forwarding by default on all ports */
2272                 mt7530_rmw(priv, MT7530_PCR_P(i), PCR_MATRIX_MASK,
2273                            PCR_MATRIX_CLR);
2274
2275                 /* Disable learning by default on all ports */
2276                 mt7530_set(priv, MT7530_PSC_P(i), SA_DIS);
2277
2278                 if (dsa_is_cpu_port(ds, i)) {
2279                         mt753x_cpu_port_enable(ds, i);
2280                 } else {
2281                         mt7530_port_disable(ds, i);
2282
2283                         /* Set default PVID to 0 on all user ports */
2284                         mt7530_rmw(priv, MT7530_PPBV1_P(i), G0_PORT_VID_MASK,
2285                                    G0_PORT_VID_DEF);
2286                 }
2287                 /* Enable consistent egress tag */
2288                 mt7530_rmw(priv, MT7530_PVC_P(i), PVC_EG_TAG_MASK,
2289                            PVC_EG_TAG(MT7530_VLAN_EG_CONSISTENT));
2290         }
2291
2292         /* Setup VLAN ID 0 for VLAN-unaware bridges */
2293         ret = mt7530_setup_vlan0(priv);
2294         if (ret)
2295                 return ret;
2296
2297         /* Setup port 5 */
2298         if (!dsa_is_unused_port(ds, 5)) {
2299                 priv->p5_intf_sel = P5_INTF_SEL_GMAC5;
2300         } else {
2301                 /* Scan the ethernet nodes. Look for GMAC1, lookup the used PHY.
2302                  * Set priv->p5_intf_sel to the appropriate value if PHY muxing
2303                  * is detected.
2304                  */
2305                 for_each_child_of_node(dn, mac_np) {
2306                         if (!of_device_is_compatible(mac_np,
2307                                                      "mediatek,eth-mac"))
2308                                 continue;
2309
2310                         ret = of_property_read_u32(mac_np, "reg", &id);
2311                         if (ret < 0 || id != 1)
2312                                 continue;
2313
2314                         phy_node = of_parse_phandle(mac_np, "phy-handle", 0);
2315                         if (!phy_node)
2316                                 continue;
2317
2318                         if (phy_node->parent == priv->dev->of_node->parent) {
2319                                 ret = of_get_phy_mode(mac_np, &interface);
2320                                 if (ret && ret != -ENODEV) {
2321                                         of_node_put(mac_np);
2322                                         of_node_put(phy_node);
2323                                         return ret;
2324                                 }
2325                                 id = of_mdio_parse_addr(ds->dev, phy_node);
2326                                 if (id == 0)
2327                                         priv->p5_intf_sel = P5_INTF_SEL_PHY_P0;
2328                                 if (id == 4)
2329                                         priv->p5_intf_sel = P5_INTF_SEL_PHY_P4;
2330                         }
2331                         of_node_put(mac_np);
2332                         of_node_put(phy_node);
2333                         break;
2334                 }
2335
2336                 if (priv->p5_intf_sel == P5_INTF_SEL_PHY_P0 ||
2337                     priv->p5_intf_sel == P5_INTF_SEL_PHY_P4)
2338                         mt7530_setup_port5(ds, interface);
2339         }
2340
2341 #ifdef CONFIG_GPIOLIB
2342         if (of_property_read_bool(priv->dev->of_node, "gpio-controller")) {
2343                 ret = mt7530_setup_gpio(priv);
2344                 if (ret)
2345                         return ret;
2346         }
2347 #endif /* CONFIG_GPIOLIB */
2348
2349         /* Flush the FDB table */
2350         ret = mt7530_fdb_cmd(priv, MT7530_FDB_FLUSH, NULL);
2351         if (ret < 0)
2352                 return ret;
2353
2354         return 0;
2355 }
2356
2357 static int
2358 mt7531_setup_common(struct dsa_switch *ds)
2359 {
2360         struct mt7530_priv *priv = ds->priv;
2361         int ret, i;
2362
2363         mt753x_trap_frames(priv);
2364
2365         /* Enable and reset MIB counters */
2366         mt7530_mib_reset(ds);
2367
2368         /* Disable flooding on all ports */
2369         mt7530_clear(priv, MT7530_MFC, BC_FFP_MASK | UNM_FFP_MASK |
2370                      UNU_FFP_MASK);
2371
2372         for (i = 0; i < MT7530_NUM_PORTS; i++) {
2373                 /* Clear link settings and enable force mode to force link down
2374                  * on all ports until they're enabled later.
2375                  */
2376                 mt7530_rmw(priv, MT7530_PMCR_P(i), PMCR_LINK_SETTINGS_MASK |
2377                            MT7531_FORCE_MODE, MT7531_FORCE_MODE);
2378
2379                 /* Disable forwarding by default on all ports */
2380                 mt7530_rmw(priv, MT7530_PCR_P(i), PCR_MATRIX_MASK,
2381                            PCR_MATRIX_CLR);
2382
2383                 /* Disable learning by default on all ports */
2384                 mt7530_set(priv, MT7530_PSC_P(i), SA_DIS);
2385
2386                 mt7530_set(priv, MT7531_DBG_CNT(i), MT7531_DIS_CLR);
2387
2388                 if (dsa_is_cpu_port(ds, i)) {
2389                         mt753x_cpu_port_enable(ds, i);
2390                 } else {
2391                         mt7530_port_disable(ds, i);
2392
2393                         /* Set default PVID to 0 on all user ports */
2394                         mt7530_rmw(priv, MT7530_PPBV1_P(i), G0_PORT_VID_MASK,
2395                                    G0_PORT_VID_DEF);
2396                 }
2397
2398                 /* Enable consistent egress tag */
2399                 mt7530_rmw(priv, MT7530_PVC_P(i), PVC_EG_TAG_MASK,
2400                            PVC_EG_TAG(MT7530_VLAN_EG_CONSISTENT));
2401         }
2402
2403         /* Flush the FDB table */
2404         ret = mt7530_fdb_cmd(priv, MT7530_FDB_FLUSH, NULL);
2405         if (ret < 0)
2406                 return ret;
2407
2408         return 0;
2409 }
2410
2411 static int
2412 mt7531_setup(struct dsa_switch *ds)
2413 {
2414         struct mt7530_priv *priv = ds->priv;
2415         struct mt7530_dummy_poll p;
2416         u32 val, id;
2417         int ret, i;
2418
2419         /* Reset whole chip through gpio pin or memory-mapped registers for
2420          * different type of hardware
2421          */
2422         if (priv->mcm) {
2423                 reset_control_assert(priv->rstc);
2424                 usleep_range(5000, 5100);
2425                 reset_control_deassert(priv->rstc);
2426         } else {
2427                 gpiod_set_value_cansleep(priv->reset, 0);
2428                 usleep_range(5000, 5100);
2429                 gpiod_set_value_cansleep(priv->reset, 1);
2430         }
2431
2432         /* Waiting for MT7530 got to stable */
2433         INIT_MT7530_DUMMY_POLL(&p, priv, MT7530_HWTRAP);
2434         ret = readx_poll_timeout(_mt7530_read, &p, val, val != 0,
2435                                  20, 1000000);
2436         if (ret < 0) {
2437                 dev_err(priv->dev, "reset timeout\n");
2438                 return ret;
2439         }
2440
2441         id = mt7530_read(priv, MT7531_CREV);
2442         id >>= CHIP_NAME_SHIFT;
2443
2444         if (id != MT7531_ID) {
2445                 dev_err(priv->dev, "chip %x can't be supported\n", id);
2446                 return -ENODEV;
2447         }
2448
2449         /* MT7531AE has got two SGMII units. One for port 5, one for port 6.
2450          * MT7531BE has got only one SGMII unit which is for port 6.
2451          */
2452         val = mt7530_read(priv, MT7531_TOP_SIG_SR);
2453         priv->p5_sgmii = !!(val & PAD_DUAL_SGMII_EN);
2454
2455         /* Force link down on all ports before internal reset */
2456         for (i = 0; i < MT7530_NUM_PORTS; i++)
2457                 mt7530_write(priv, MT7530_PMCR_P(i), MT7531_FORCE_LNK);
2458
2459         /* Reset the switch through internal reset */
2460         mt7530_write(priv, MT7530_SYS_CTRL, SYS_CTRL_SW_RST | SYS_CTRL_REG_RST);
2461
2462         if (!priv->p5_sgmii) {
2463                 mt7531_pll_setup(priv);
2464         } else {
2465                 /* Let ds->user_mii_bus be able to access external phy. */
2466                 mt7530_rmw(priv, MT7531_GPIO_MODE1, MT7531_GPIO11_RG_RXD2_MASK,
2467                            MT7531_EXT_P_MDC_11);
2468                 mt7530_rmw(priv, MT7531_GPIO_MODE1, MT7531_GPIO12_RG_RXD3_MASK,
2469                            MT7531_EXT_P_MDIO_12);
2470         }
2471
2472         if (!dsa_is_unused_port(ds, 5))
2473                 priv->p5_intf_sel = P5_INTF_SEL_GMAC5;
2474
2475         mt7530_rmw(priv, MT7531_GPIO_MODE0, MT7531_GPIO0_MASK,
2476                    MT7531_GPIO0_INTERRUPT);
2477
2478         /* Enable PHY core PLL, since phy_device has not yet been created
2479          * provided for phy_[read,write]_mmd_indirect is called, we provide
2480          * our own mt7531_ind_mmd_phy_[read,write] to complete this
2481          * function.
2482          */
2483         val = mt7531_ind_c45_phy_read(priv, MT753X_CTRL_PHY_ADDR,
2484                                       MDIO_MMD_VEND2, CORE_PLL_GROUP4);
2485         val |= MT7531_PHY_PLL_BYPASS_MODE;
2486         val &= ~MT7531_PHY_PLL_OFF;
2487         mt7531_ind_c45_phy_write(priv, MT753X_CTRL_PHY_ADDR, MDIO_MMD_VEND2,
2488                                  CORE_PLL_GROUP4, val);
2489
2490         mt7531_setup_common(ds);
2491
2492         /* Setup VLAN ID 0 for VLAN-unaware bridges */
2493         ret = mt7530_setup_vlan0(priv);
2494         if (ret)
2495                 return ret;
2496
2497         ds->assisted_learning_on_cpu_port = true;
2498         ds->mtu_enforcement_ingress = true;
2499
2500         return 0;
2501 }
2502
2503 static void mt7530_mac_port_get_caps(struct dsa_switch *ds, int port,
2504                                      struct phylink_config *config)
2505 {
2506         switch (port) {
2507         /* Ports which are connected to switch PHYs. There is no MII pinout. */
2508         case 0 ... 4:
2509                 __set_bit(PHY_INTERFACE_MODE_GMII,
2510                           config->supported_interfaces);
2511                 break;
2512
2513         /* Port 5 supports rgmii with delays, mii, and gmii. */
2514         case 5:
2515                 phy_interface_set_rgmii(config->supported_interfaces);
2516                 __set_bit(PHY_INTERFACE_MODE_MII,
2517                           config->supported_interfaces);
2518                 __set_bit(PHY_INTERFACE_MODE_GMII,
2519                           config->supported_interfaces);
2520                 break;
2521
2522         /* Port 6 supports rgmii and trgmii. */
2523         case 6:
2524                 __set_bit(PHY_INTERFACE_MODE_RGMII,
2525                           config->supported_interfaces);
2526                 __set_bit(PHY_INTERFACE_MODE_TRGMII,
2527                           config->supported_interfaces);
2528                 break;
2529         }
2530 }
2531
2532 static void mt7531_mac_port_get_caps(struct dsa_switch *ds, int port,
2533                                      struct phylink_config *config)
2534 {
2535         struct mt7530_priv *priv = ds->priv;
2536
2537         switch (port) {
2538         /* Ports which are connected to switch PHYs. There is no MII pinout. */
2539         case 0 ... 4:
2540                 __set_bit(PHY_INTERFACE_MODE_GMII,
2541                           config->supported_interfaces);
2542                 break;
2543
2544         /* Port 5 supports rgmii with delays on MT7531BE, sgmii/802.3z on
2545          * MT7531AE.
2546          */
2547         case 5:
2548                 if (!priv->p5_sgmii) {
2549                         phy_interface_set_rgmii(config->supported_interfaces);
2550                         break;
2551                 }
2552                 fallthrough;
2553
2554         /* Port 6 supports sgmii/802.3z. */
2555         case 6:
2556                 __set_bit(PHY_INTERFACE_MODE_SGMII,
2557                           config->supported_interfaces);
2558                 __set_bit(PHY_INTERFACE_MODE_1000BASEX,
2559                           config->supported_interfaces);
2560                 __set_bit(PHY_INTERFACE_MODE_2500BASEX,
2561                           config->supported_interfaces);
2562
2563                 config->mac_capabilities |= MAC_2500FD;
2564                 break;
2565         }
2566 }
2567
2568 static void mt7988_mac_port_get_caps(struct dsa_switch *ds, int port,
2569                                      struct phylink_config *config)
2570 {
2571         switch (port) {
2572         /* Ports which are connected to switch PHYs. There is no MII pinout. */
2573         case 0 ... 3:
2574                 __set_bit(PHY_INTERFACE_MODE_INTERNAL,
2575                           config->supported_interfaces);
2576                 break;
2577
2578         /* Port 6 is connected to SoC's XGMII MAC. There is no MII pinout. */
2579         case 6:
2580                 __set_bit(PHY_INTERFACE_MODE_INTERNAL,
2581                           config->supported_interfaces);
2582                 config->mac_capabilities = MAC_ASYM_PAUSE | MAC_SYM_PAUSE |
2583                                            MAC_10000FD;
2584         }
2585 }
2586
2587 static void
2588 mt7530_mac_config(struct dsa_switch *ds, int port, unsigned int mode,
2589                   phy_interface_t interface)
2590 {
2591         struct mt7530_priv *priv = ds->priv;
2592
2593         if (port == 5)
2594                 mt7530_setup_port5(priv->ds, interface);
2595         else if (port == 6)
2596                 mt7530_setup_port6(priv->ds, interface);
2597 }
2598
2599 static void mt7531_rgmii_setup(struct mt7530_priv *priv, u32 port,
2600                                phy_interface_t interface,
2601                                struct phy_device *phydev)
2602 {
2603         u32 val;
2604
2605         val = mt7530_read(priv, MT7531_CLKGEN_CTRL);
2606         val |= GP_CLK_EN;
2607         val &= ~GP_MODE_MASK;
2608         val |= GP_MODE(MT7531_GP_MODE_RGMII);
2609         val &= ~CLK_SKEW_IN_MASK;
2610         val |= CLK_SKEW_IN(MT7531_CLK_SKEW_NO_CHG);
2611         val &= ~CLK_SKEW_OUT_MASK;
2612         val |= CLK_SKEW_OUT(MT7531_CLK_SKEW_NO_CHG);
2613         val |= TXCLK_NO_REVERSE | RXCLK_NO_DELAY;
2614
2615         /* Do not adjust rgmii delay when vendor phy driver presents. */
2616         if (!phydev || phy_driver_is_genphy(phydev)) {
2617                 val &= ~(TXCLK_NO_REVERSE | RXCLK_NO_DELAY);
2618                 switch (interface) {
2619                 case PHY_INTERFACE_MODE_RGMII:
2620                         val |= TXCLK_NO_REVERSE;
2621                         val |= RXCLK_NO_DELAY;
2622                         break;
2623                 case PHY_INTERFACE_MODE_RGMII_RXID:
2624                         val |= TXCLK_NO_REVERSE;
2625                         break;
2626                 case PHY_INTERFACE_MODE_RGMII_TXID:
2627                         val |= RXCLK_NO_DELAY;
2628                         break;
2629                 case PHY_INTERFACE_MODE_RGMII_ID:
2630                         break;
2631                 default:
2632                         break;
2633                 }
2634         }
2635
2636         mt7530_write(priv, MT7531_CLKGEN_CTRL, val);
2637 }
2638
2639 static void
2640 mt7531_mac_config(struct dsa_switch *ds, int port, unsigned int mode,
2641                   phy_interface_t interface)
2642 {
2643         struct mt7530_priv *priv = ds->priv;
2644         struct phy_device *phydev;
2645         struct dsa_port *dp;
2646
2647         if (phy_interface_mode_is_rgmii(interface)) {
2648                 dp = dsa_to_port(ds, port);
2649                 phydev = dp->user->phydev;
2650                 mt7531_rgmii_setup(priv, port, interface, phydev);
2651         }
2652 }
2653
2654 static struct phylink_pcs *
2655 mt753x_phylink_mac_select_pcs(struct dsa_switch *ds, int port,
2656                               phy_interface_t interface)
2657 {
2658         struct mt7530_priv *priv = ds->priv;
2659
2660         switch (interface) {
2661         case PHY_INTERFACE_MODE_TRGMII:
2662                 return &priv->pcs[port].pcs;
2663         case PHY_INTERFACE_MODE_SGMII:
2664         case PHY_INTERFACE_MODE_1000BASEX:
2665         case PHY_INTERFACE_MODE_2500BASEX:
2666                 return priv->ports[port].sgmii_pcs;
2667         default:
2668                 return NULL;
2669         }
2670 }
2671
2672 static void
2673 mt753x_phylink_mac_config(struct dsa_switch *ds, int port, unsigned int mode,
2674                           const struct phylink_link_state *state)
2675 {
2676         struct mt7530_priv *priv = ds->priv;
2677
2678         if ((port == 5 || port == 6) && priv->info->mac_port_config)
2679                 priv->info->mac_port_config(ds, port, mode, state->interface);
2680
2681         /* Are we connected to external phy */
2682         if (port == 5 && dsa_is_user_port(ds, 5))
2683                 mt7530_set(priv, MT7530_PMCR_P(port), PMCR_EXT_PHY);
2684 }
2685
2686 static void mt753x_phylink_mac_link_down(struct dsa_switch *ds, int port,
2687                                          unsigned int mode,
2688                                          phy_interface_t interface)
2689 {
2690         struct mt7530_priv *priv = ds->priv;
2691
2692         mt7530_clear(priv, MT7530_PMCR_P(port), PMCR_LINK_SETTINGS_MASK);
2693 }
2694
2695 static void mt753x_phylink_mac_link_up(struct dsa_switch *ds, int port,
2696                                        unsigned int mode,
2697                                        phy_interface_t interface,
2698                                        struct phy_device *phydev,
2699                                        int speed, int duplex,
2700                                        bool tx_pause, bool rx_pause)
2701 {
2702         struct mt7530_priv *priv = ds->priv;
2703         u32 mcr;
2704
2705         mcr = PMCR_RX_EN | PMCR_TX_EN | PMCR_FORCE_LNK;
2706
2707         switch (speed) {
2708         case SPEED_1000:
2709         case SPEED_2500:
2710         case SPEED_10000:
2711                 mcr |= PMCR_FORCE_SPEED_1000;
2712                 break;
2713         case SPEED_100:
2714                 mcr |= PMCR_FORCE_SPEED_100;
2715                 break;
2716         }
2717         if (duplex == DUPLEX_FULL) {
2718                 mcr |= PMCR_FORCE_FDX;
2719                 if (tx_pause)
2720                         mcr |= PMCR_TX_FC_EN;
2721                 if (rx_pause)
2722                         mcr |= PMCR_RX_FC_EN;
2723         }
2724
2725         if (mode == MLO_AN_PHY && phydev && phy_init_eee(phydev, false) >= 0) {
2726                 switch (speed) {
2727                 case SPEED_1000:
2728                 case SPEED_2500:
2729                         mcr |= PMCR_FORCE_EEE1G;
2730                         break;
2731                 case SPEED_100:
2732                         mcr |= PMCR_FORCE_EEE100;
2733                         break;
2734                 }
2735         }
2736
2737         mt7530_set(priv, MT7530_PMCR_P(port), mcr);
2738 }
2739
2740 static void mt753x_phylink_get_caps(struct dsa_switch *ds, int port,
2741                                     struct phylink_config *config)
2742 {
2743         struct mt7530_priv *priv = ds->priv;
2744
2745         /* This switch only supports full-duplex at 1Gbps */
2746         config->mac_capabilities = MAC_ASYM_PAUSE | MAC_SYM_PAUSE |
2747                                    MAC_10 | MAC_100 | MAC_1000FD;
2748
2749         priv->info->mac_port_get_caps(ds, port, config);
2750 }
2751
2752 static int mt753x_pcs_validate(struct phylink_pcs *pcs,
2753                                unsigned long *supported,
2754                                const struct phylink_link_state *state)
2755 {
2756         /* Autonegotiation is not supported in TRGMII nor 802.3z modes */
2757         if (state->interface == PHY_INTERFACE_MODE_TRGMII ||
2758             phy_interface_mode_is_8023z(state->interface))
2759                 phylink_clear(supported, Autoneg);
2760
2761         return 0;
2762 }
2763
2764 static void mt7530_pcs_get_state(struct phylink_pcs *pcs,
2765                                  struct phylink_link_state *state)
2766 {
2767         struct mt7530_priv *priv = pcs_to_mt753x_pcs(pcs)->priv;
2768         int port = pcs_to_mt753x_pcs(pcs)->port;
2769         u32 pmsr;
2770
2771         pmsr = mt7530_read(priv, MT7530_PMSR_P(port));
2772
2773         state->link = (pmsr & PMSR_LINK);
2774         state->an_complete = state->link;
2775         state->duplex = !!(pmsr & PMSR_DPX);
2776
2777         switch (pmsr & PMSR_SPEED_MASK) {
2778         case PMSR_SPEED_10:
2779                 state->speed = SPEED_10;
2780                 break;
2781         case PMSR_SPEED_100:
2782                 state->speed = SPEED_100;
2783                 break;
2784         case PMSR_SPEED_1000:
2785                 state->speed = SPEED_1000;
2786                 break;
2787         default:
2788                 state->speed = SPEED_UNKNOWN;
2789                 break;
2790         }
2791
2792         state->pause &= ~(MLO_PAUSE_RX | MLO_PAUSE_TX);
2793         if (pmsr & PMSR_RX_FC)
2794                 state->pause |= MLO_PAUSE_RX;
2795         if (pmsr & PMSR_TX_FC)
2796                 state->pause |= MLO_PAUSE_TX;
2797 }
2798
2799 static int mt753x_pcs_config(struct phylink_pcs *pcs, unsigned int neg_mode,
2800                              phy_interface_t interface,
2801                              const unsigned long *advertising,
2802                              bool permit_pause_to_mac)
2803 {
2804         return 0;
2805 }
2806
2807 static void mt7530_pcs_an_restart(struct phylink_pcs *pcs)
2808 {
2809 }
2810
2811 static const struct phylink_pcs_ops mt7530_pcs_ops = {
2812         .pcs_validate = mt753x_pcs_validate,
2813         .pcs_get_state = mt7530_pcs_get_state,
2814         .pcs_config = mt753x_pcs_config,
2815         .pcs_an_restart = mt7530_pcs_an_restart,
2816 };
2817
2818 static int
2819 mt753x_setup(struct dsa_switch *ds)
2820 {
2821         struct mt7530_priv *priv = ds->priv;
2822         int ret = priv->info->sw_setup(ds);
2823         int i;
2824
2825         if (ret)
2826                 return ret;
2827
2828         ret = mt7530_setup_irq(priv);
2829         if (ret)
2830                 return ret;
2831
2832         ret = mt7530_setup_mdio(priv);
2833         if (ret && priv->irq)
2834                 mt7530_free_irq_common(priv);
2835
2836         /* Initialise the PCS devices */
2837         for (i = 0; i < priv->ds->num_ports; i++) {
2838                 priv->pcs[i].pcs.ops = priv->info->pcs_ops;
2839                 priv->pcs[i].pcs.neg_mode = true;
2840                 priv->pcs[i].priv = priv;
2841                 priv->pcs[i].port = i;
2842         }
2843
2844         if (priv->create_sgmii) {
2845                 ret = priv->create_sgmii(priv);
2846                 if (ret && priv->irq)
2847                         mt7530_free_irq(priv);
2848         }
2849
2850         return ret;
2851 }
2852
2853 static int mt753x_get_mac_eee(struct dsa_switch *ds, int port,
2854                               struct ethtool_keee *e)
2855 {
2856         struct mt7530_priv *priv = ds->priv;
2857         u32 eeecr = mt7530_read(priv, MT7530_PMEEECR_P(port));
2858
2859         e->tx_lpi_enabled = !(eeecr & LPI_MODE_EN);
2860         e->tx_lpi_timer = GET_LPI_THRESH(eeecr);
2861
2862         return 0;
2863 }
2864
2865 static int mt753x_set_mac_eee(struct dsa_switch *ds, int port,
2866                               struct ethtool_keee *e)
2867 {
2868         struct mt7530_priv *priv = ds->priv;
2869         u32 set, mask = LPI_THRESH_MASK | LPI_MODE_EN;
2870
2871         if (e->tx_lpi_timer > 0xFFF)
2872                 return -EINVAL;
2873
2874         set = SET_LPI_THRESH(e->tx_lpi_timer);
2875         if (!e->tx_lpi_enabled)
2876                 /* Force LPI Mode without a delay */
2877                 set |= LPI_MODE_EN;
2878         mt7530_rmw(priv, MT7530_PMEEECR_P(port), mask, set);
2879
2880         return 0;
2881 }
2882
2883 static void
2884 mt753x_conduit_state_change(struct dsa_switch *ds,
2885                             const struct net_device *conduit,
2886                             bool operational)
2887 {
2888         struct dsa_port *cpu_dp = conduit->dsa_ptr;
2889         struct mt7530_priv *priv = ds->priv;
2890         int val = 0;
2891         u8 mask;
2892
2893         /* Set the CPU port to trap frames to for MT7530. Trapped frames will be
2894          * forwarded to the numerically smallest CPU port whose conduit
2895          * interface is up.
2896          */
2897         if (priv->id != ID_MT7530 && priv->id != ID_MT7621)
2898                 return;
2899
2900         mask = BIT(cpu_dp->index);
2901
2902         if (operational)
2903                 priv->active_cpu_ports |= mask;
2904         else
2905                 priv->active_cpu_ports &= ~mask;
2906
2907         if (priv->active_cpu_ports)
2908                 val = CPU_EN | CPU_PORT(__ffs(priv->active_cpu_ports));
2909
2910         mt7530_rmw(priv, MT7530_MFC, CPU_EN | CPU_PORT_MASK, val);
2911 }
2912
2913 static int mt7988_setup(struct dsa_switch *ds)
2914 {
2915         struct mt7530_priv *priv = ds->priv;
2916
2917         /* Reset the switch */
2918         reset_control_assert(priv->rstc);
2919         usleep_range(20, 50);
2920         reset_control_deassert(priv->rstc);
2921         usleep_range(20, 50);
2922
2923         /* Reset the switch PHYs */
2924         mt7530_write(priv, MT7530_SYS_CTRL, SYS_CTRL_PHY_RST);
2925
2926         return mt7531_setup_common(ds);
2927 }
2928
2929 const struct dsa_switch_ops mt7530_switch_ops = {
2930         .get_tag_protocol       = mtk_get_tag_protocol,
2931         .setup                  = mt753x_setup,
2932         .preferred_default_local_cpu_port = mt753x_preferred_default_local_cpu_port,
2933         .get_strings            = mt7530_get_strings,
2934         .get_ethtool_stats      = mt7530_get_ethtool_stats,
2935         .get_sset_count         = mt7530_get_sset_count,
2936         .set_ageing_time        = mt7530_set_ageing_time,
2937         .port_enable            = mt7530_port_enable,
2938         .port_disable           = mt7530_port_disable,
2939         .port_change_mtu        = mt7530_port_change_mtu,
2940         .port_max_mtu           = mt7530_port_max_mtu,
2941         .port_stp_state_set     = mt7530_stp_state_set,
2942         .port_pre_bridge_flags  = mt7530_port_pre_bridge_flags,
2943         .port_bridge_flags      = mt7530_port_bridge_flags,
2944         .port_bridge_join       = mt7530_port_bridge_join,
2945         .port_bridge_leave      = mt7530_port_bridge_leave,
2946         .port_fdb_add           = mt7530_port_fdb_add,
2947         .port_fdb_del           = mt7530_port_fdb_del,
2948         .port_fdb_dump          = mt7530_port_fdb_dump,
2949         .port_mdb_add           = mt7530_port_mdb_add,
2950         .port_mdb_del           = mt7530_port_mdb_del,
2951         .port_vlan_filtering    = mt7530_port_vlan_filtering,
2952         .port_vlan_add          = mt7530_port_vlan_add,
2953         .port_vlan_del          = mt7530_port_vlan_del,
2954         .port_mirror_add        = mt753x_port_mirror_add,
2955         .port_mirror_del        = mt753x_port_mirror_del,
2956         .phylink_get_caps       = mt753x_phylink_get_caps,
2957         .phylink_mac_select_pcs = mt753x_phylink_mac_select_pcs,
2958         .phylink_mac_config     = mt753x_phylink_mac_config,
2959         .phylink_mac_link_down  = mt753x_phylink_mac_link_down,
2960         .phylink_mac_link_up    = mt753x_phylink_mac_link_up,
2961         .get_mac_eee            = mt753x_get_mac_eee,
2962         .set_mac_eee            = mt753x_set_mac_eee,
2963         .conduit_state_change   = mt753x_conduit_state_change,
2964 };
2965 EXPORT_SYMBOL_GPL(mt7530_switch_ops);
2966
2967 const struct mt753x_info mt753x_table[] = {
2968         [ID_MT7621] = {
2969                 .id = ID_MT7621,
2970                 .pcs_ops = &mt7530_pcs_ops,
2971                 .sw_setup = mt7530_setup,
2972                 .phy_read_c22 = mt7530_phy_read_c22,
2973                 .phy_write_c22 = mt7530_phy_write_c22,
2974                 .phy_read_c45 = mt7530_phy_read_c45,
2975                 .phy_write_c45 = mt7530_phy_write_c45,
2976                 .mac_port_get_caps = mt7530_mac_port_get_caps,
2977                 .mac_port_config = mt7530_mac_config,
2978         },
2979         [ID_MT7530] = {
2980                 .id = ID_MT7530,
2981                 .pcs_ops = &mt7530_pcs_ops,
2982                 .sw_setup = mt7530_setup,
2983                 .phy_read_c22 = mt7530_phy_read_c22,
2984                 .phy_write_c22 = mt7530_phy_write_c22,
2985                 .phy_read_c45 = mt7530_phy_read_c45,
2986                 .phy_write_c45 = mt7530_phy_write_c45,
2987                 .mac_port_get_caps = mt7530_mac_port_get_caps,
2988                 .mac_port_config = mt7530_mac_config,
2989         },
2990         [ID_MT7531] = {
2991                 .id = ID_MT7531,
2992                 .pcs_ops = &mt7530_pcs_ops,
2993                 .sw_setup = mt7531_setup,
2994                 .phy_read_c22 = mt7531_ind_c22_phy_read,
2995                 .phy_write_c22 = mt7531_ind_c22_phy_write,
2996                 .phy_read_c45 = mt7531_ind_c45_phy_read,
2997                 .phy_write_c45 = mt7531_ind_c45_phy_write,
2998                 .mac_port_get_caps = mt7531_mac_port_get_caps,
2999                 .mac_port_config = mt7531_mac_config,
3000         },
3001         [ID_MT7988] = {
3002                 .id = ID_MT7988,
3003                 .pcs_ops = &mt7530_pcs_ops,
3004                 .sw_setup = mt7988_setup,
3005                 .phy_read_c22 = mt7531_ind_c22_phy_read,
3006                 .phy_write_c22 = mt7531_ind_c22_phy_write,
3007                 .phy_read_c45 = mt7531_ind_c45_phy_read,
3008                 .phy_write_c45 = mt7531_ind_c45_phy_write,
3009                 .mac_port_get_caps = mt7988_mac_port_get_caps,
3010         },
3011 };
3012 EXPORT_SYMBOL_GPL(mt753x_table);
3013
3014 int
3015 mt7530_probe_common(struct mt7530_priv *priv)
3016 {
3017         struct device *dev = priv->dev;
3018
3019         priv->ds = devm_kzalloc(dev, sizeof(*priv->ds), GFP_KERNEL);
3020         if (!priv->ds)
3021                 return -ENOMEM;
3022
3023         priv->ds->dev = dev;
3024         priv->ds->num_ports = MT7530_NUM_PORTS;
3025
3026         /* Get the hardware identifier from the devicetree node.
3027          * We will need it for some of the clock and regulator setup.
3028          */
3029         priv->info = of_device_get_match_data(dev);
3030         if (!priv->info)
3031                 return -EINVAL;
3032
3033         /* Sanity check if these required device operations are filled
3034          * properly.
3035          */
3036         if (!priv->info->sw_setup || !priv->info->phy_read_c22 ||
3037             !priv->info->phy_write_c22 || !priv->info->mac_port_get_caps)
3038                 return -EINVAL;
3039
3040         priv->id = priv->info->id;
3041         priv->dev = dev;
3042         priv->ds->priv = priv;
3043         priv->ds->ops = &mt7530_switch_ops;
3044         mutex_init(&priv->reg_mutex);
3045         dev_set_drvdata(dev, priv);
3046
3047         return 0;
3048 }
3049 EXPORT_SYMBOL_GPL(mt7530_probe_common);
3050
3051 void
3052 mt7530_remove_common(struct mt7530_priv *priv)
3053 {
3054         if (priv->irq)
3055                 mt7530_free_irq(priv);
3056
3057         dsa_unregister_switch(priv->ds);
3058
3059         mutex_destroy(&priv->reg_mutex);
3060 }
3061 EXPORT_SYMBOL_GPL(mt7530_remove_common);
3062
3063 MODULE_AUTHOR("Sean Wang <sean.wang@mediatek.com>");
3064 MODULE_DESCRIPTION("Driver for Mediatek MT7530 Switch");
3065 MODULE_LICENSE("GPL");