drivers/net/dsa/mt7530.c

   1 // SPDX-License-Identifier: GPL-2.0-only
   2 /*
   3  * Mediatek MT7530 DSA Switch driver
   4  * Copyright (C) 2017 Sean Wang <sean.wang@mediatek.com>
   5  */
   6 #include <linux/etherdevice.h>
   7 #include <linux/if_bridge.h>
   8 #include <linux/iopoll.h>
   9 #include <linux/mdio.h>
  10 #include <linux/mfd/syscon.h>
  11 #include <linux/module.h>
  12 #include <linux/netdevice.h>
  13 #include <linux/of_irq.h>
  14 #include <linux/of_mdio.h>
  15 #include <linux/of_net.h>
  16 #include <linux/of_platform.h>
  17 #include <linux/phylink.h>
  18 #include <linux/regmap.h>
  19 #include <linux/regulator/consumer.h>
  20 #include <linux/reset.h>
  21 #include <linux/gpio/consumer.h>
  22 #include <linux/gpio/driver.h>
  23 #include <net/dsa.h>
  24
  25 #include "mt7530.h"
  26
  27 static struct mt753x_pcs *pcs_to_mt753x_pcs(struct phylink_pcs *pcs)
  28 {
  29         return container_of(pcs, struct mt753x_pcs, pcs);
  30 }
  31
  32 /* String, offset, and register size in bytes if different from 4 bytes */
  33 static const struct mt7530_mib_desc mt7530_mib[] = {
  34         MIB_DESC(1, 0x00, "TxDrop"),
  35         MIB_DESC(1, 0x04, "TxCrcErr"),
  36         MIB_DESC(1, 0x08, "TxUnicast"),
  37         MIB_DESC(1, 0x0c, "TxMulticast"),
  38         MIB_DESC(1, 0x10, "TxBroadcast"),
  39         MIB_DESC(1, 0x14, "TxCollision"),
  40         MIB_DESC(1, 0x18, "TxSingleCollision"),
  41         MIB_DESC(1, 0x1c, "TxMultipleCollision"),
  42         MIB_DESC(1, 0x20, "TxDeferred"),
  43         MIB_DESC(1, 0x24, "TxLateCollision"),
  44         MIB_DESC(1, 0x28, "TxExcessiveCollistion"),
  45         MIB_DESC(1, 0x2c, "TxPause"),
  46         MIB_DESC(1, 0x30, "TxPktSz64"),
  47         MIB_DESC(1, 0x34, "TxPktSz65To127"),
  48         MIB_DESC(1, 0x38, "TxPktSz128To255"),
  49         MIB_DESC(1, 0x3c, "TxPktSz256To511"),
  50         MIB_DESC(1, 0x40, "TxPktSz512To1023"),
  51         MIB_DESC(1, 0x44, "Tx1024ToMax"),
  52         MIB_DESC(2, 0x48, "TxBytes"),
  53         MIB_DESC(1, 0x60, "RxDrop"),
  54         MIB_DESC(1, 0x64, "RxFiltering"),
  55         MIB_DESC(1, 0x68, "RxUnicast"),
  56         MIB_DESC(1, 0x6c, "RxMulticast"),
  57         MIB_DESC(1, 0x70, "RxBroadcast"),
  58         MIB_DESC(1, 0x74, "RxAlignErr"),
  59         MIB_DESC(1, 0x78, "RxCrcErr"),
  60         MIB_DESC(1, 0x7c, "RxUnderSizeErr"),
  61         MIB_DESC(1, 0x80, "RxFragErr"),
  62         MIB_DESC(1, 0x84, "RxOverSzErr"),
  63         MIB_DESC(1, 0x88, "RxJabberErr"),
  64         MIB_DESC(1, 0x8c, "RxPause"),
  65         MIB_DESC(1, 0x90, "RxPktSz64"),
  66         MIB_DESC(1, 0x94, "RxPktSz65To127"),
  67         MIB_DESC(1, 0x98, "RxPktSz128To255"),
  68         MIB_DESC(1, 0x9c, "RxPktSz256To511"),
  69         MIB_DESC(1, 0xa0, "RxPktSz512To1023"),
  70         MIB_DESC(1, 0xa4, "RxPktSz1024ToMax"),
  71         MIB_DESC(2, 0xa8, "RxBytes"),
  72         MIB_DESC(1, 0xb0, "RxCtrlDrop"),
  73         MIB_DESC(1, 0xb4, "RxIngressDrop"),
  74         MIB_DESC(1, 0xb8, "RxArlDrop"),
  75 };
  76
  77 /* Since phy_device has not yet been created and
  78  * phy_{read,write}_mmd_indirect is not available, we provide our own
  79  * core_{read,write}_mmd_indirect with core_{clear,write,set} wrappers
  80  * to complete this function.
  81  */
  82 static int
  83 core_read_mmd_indirect(struct mt7530_priv *priv, int prtad, int devad)
  84 {
  85         struct mii_bus *bus = priv->bus;
  86         int value, ret;
  87
  88         /* Write the desired MMD Devad */
  89         ret = bus->write(bus, 0, MII_MMD_CTRL, devad);
  90         if (ret < 0)
  91                 goto err;
  92
  93         /* Write the desired MMD register address */
  94         ret = bus->write(bus, 0, MII_MMD_DATA, prtad);
  95         if (ret < 0)
  96                 goto err;
  97
  98         /* Select the Function : DATA with no post increment */
  99         ret = bus->write(bus, 0, MII_MMD_CTRL, (devad | MII_MMD_CTRL_NOINCR));
 100         if (ret < 0)
 101                 goto err;
 102
 103         /* Read the content of the MMD's selected register */
 104         value = bus->read(bus, 0, MII_MMD_DATA);
 105
 106         return value;
 107 err:
 108         dev_err(&bus->dev,  "failed to read mmd register\n");
 109
 110         return ret;
 111 }
 112
 113 static int
 114 core_write_mmd_indirect(struct mt7530_priv *priv, int prtad,
 115                         int devad, u32 data)
 116 {
 117         struct mii_bus *bus = priv->bus;
 118         int ret;
 119
 120         /* Write the desired MMD Devad */
 121         ret = bus->write(bus, 0, MII_MMD_CTRL, devad);
 122         if (ret < 0)
 123                 goto err;
 124
 125         /* Write the desired MMD register address */
 126         ret = bus->write(bus, 0, MII_MMD_DATA, prtad);
 127         if (ret < 0)
 128                 goto err;
 129
 130         /* Select the Function : DATA with no post increment */
 131         ret = bus->write(bus, 0, MII_MMD_CTRL, (devad | MII_MMD_CTRL_NOINCR));
 132         if (ret < 0)
 133                 goto err;
 134
 135         /* Write the data into MMD's selected register */
 136         ret = bus->write(bus, 0, MII_MMD_DATA, data);
 137 err:
 138         if (ret < 0)
 139                 dev_err(&bus->dev,
 140                         "failed to write mmd register\n");
 141         return ret;
 142 }
 143
 144 static void
 145 mt7530_mutex_lock(struct mt7530_priv *priv)
 146 {
 147         if (priv->bus)
 148                 mutex_lock_nested(&priv->bus->mdio_lock, MDIO_MUTEX_NESTED);
 149 }
 150
 151 static void
 152 mt7530_mutex_unlock(struct mt7530_priv *priv)
 153 {
 154         if (priv->bus)
 155                 mutex_unlock(&priv->bus->mdio_lock);
 156 }
 157
 158 static void
 159 core_write(struct mt7530_priv *priv, u32 reg, u32 val)
 160 {
 161         mt7530_mutex_lock(priv);
 162
 163         core_write_mmd_indirect(priv, reg, MDIO_MMD_VEND2, val);
 164
 165         mt7530_mutex_unlock(priv);
 166 }
 167
 168 static void
 169 core_rmw(struct mt7530_priv *priv, u32 reg, u32 mask, u32 set)
 170 {
 171         u32 val;
 172
 173         mt7530_mutex_lock(priv);
 174
 175         val = core_read_mmd_indirect(priv, reg, MDIO_MMD_VEND2);
 176         val &= ~mask;
 177         val |= set;
 178         core_write_mmd_indirect(priv, reg, MDIO_MMD_VEND2, val);
 179
 180         mt7530_mutex_unlock(priv);
 181 }
 182
 183 static void
 184 core_set(struct mt7530_priv *priv, u32 reg, u32 val)
 185 {
 186         core_rmw(priv, reg, 0, val);
 187 }
 188
 189 static void
 190 core_clear(struct mt7530_priv *priv, u32 reg, u32 val)
 191 {
 192         core_rmw(priv, reg, val, 0);
 193 }
 194
 195 static int
 196 mt7530_mii_write(struct mt7530_priv *priv, u32 reg, u32 val)
 197 {
 198         int ret;
 199
 200         ret = regmap_write(priv->regmap, reg, val);
 201
 202         if (ret < 0)
 203                 dev_err(priv->dev,
 204                         "failed to write mt7530 register\n");
 205
 206         return ret;
 207 }
 208
 209 static u32
 210 mt7530_mii_read(struct mt7530_priv *priv, u32 reg)
 211 {
 212         int ret;
 213         u32 val;
 214
 215         ret = regmap_read(priv->regmap, reg, &val);
 216         if (ret) {
 217                 WARN_ON_ONCE(1);
 218                 dev_err(priv->dev,
 219                         "failed to read mt7530 register\n");
 220                 return 0;
 221         }
 222
 223         return val;
 224 }
 225
 226 static void
 227 mt7530_write(struct mt7530_priv *priv, u32 reg, u32 val)
 228 {
 229         mt7530_mutex_lock(priv);
 230
 231         mt7530_mii_write(priv, reg, val);
 232
 233         mt7530_mutex_unlock(priv);
 234 }
 235
 236 static u32
 237 _mt7530_unlocked_read(struct mt7530_dummy_poll *p)
 238 {
 239         return mt7530_mii_read(p->priv, p->reg);
 240 }
 241
 242 static u32
 243 _mt7530_read(struct mt7530_dummy_poll *p)
 244 {
 245         u32 val;
 246
 247         mt7530_mutex_lock(p->priv);
 248
 249         val = mt7530_mii_read(p->priv, p->reg);
 250
 251         mt7530_mutex_unlock(p->priv);
 252
 253         return val;
 254 }
 255
 256 static u32
 257 mt7530_read(struct mt7530_priv *priv, u32 reg)
 258 {
 259         struct mt7530_dummy_poll p;
 260
 261         INIT_MT7530_DUMMY_POLL(&p, priv, reg);
 262         return _mt7530_read(&p);
 263 }
 264
 265 static void
 266 mt7530_rmw(struct mt7530_priv *priv, u32 reg,
 267            u32 mask, u32 set)
 268 {
 269         mt7530_mutex_lock(priv);
 270
 271         regmap_update_bits(priv->regmap, reg, mask, set);
 272
 273         mt7530_mutex_unlock(priv);
 274 }
 275
 276 static void
 277 mt7530_set(struct mt7530_priv *priv, u32 reg, u32 val)
 278 {
 279         mt7530_rmw(priv, reg, val, val);
 280 }
 281
 282 static void
 283 mt7530_clear(struct mt7530_priv *priv, u32 reg, u32 val)
 284 {
 285         mt7530_rmw(priv, reg, val, 0);
 286 }
 287
 288 static int
 289 mt7530_fdb_cmd(struct mt7530_priv *priv, enum mt7530_fdb_cmd cmd, u32 *rsp)
 290 {
 291         u32 val;
 292         int ret;
 293         struct mt7530_dummy_poll p;
 294
 295         /* Set the command operating upon the MAC address entries */
 296         val = ATC_BUSY | ATC_MAT(0) | cmd;
 297         mt7530_write(priv, MT7530_ATC, val);
 298
 299         INIT_MT7530_DUMMY_POLL(&p, priv, MT7530_ATC);
 300         ret = readx_poll_timeout(_mt7530_read, &p, val,
 301                                  !(val & ATC_BUSY), 20, 20000);
 302         if (ret < 0) {
 303                 dev_err(priv->dev, "reset timeout\n");
 304                 return ret;
 305         }
 306
 307         /* Additional sanity for read command if the specified
 308          * entry is invalid
 309          */
 310         val = mt7530_read(priv, MT7530_ATC);
 311         if ((cmd == MT7530_FDB_READ) && (val & ATC_INVALID))
 312                 return -EINVAL;
 313
 314         if (rsp)
 315                 *rsp = val;
 316
 317         return 0;
 318 }
 319
 320 static void
 321 mt7530_fdb_read(struct mt7530_priv *priv, struct mt7530_fdb *fdb)
 322 {
 323         u32 reg[3];
 324         int i;
 325
 326         /* Read from ARL table into an array */
 327         for (i = 0; i < 3; i++) {
 328                 reg[i] = mt7530_read(priv, MT7530_TSRA1 + (i * 4));
 329
 330                 dev_dbg(priv->dev, "%s(%d) reg[%d]=0x%x\n",
 331                         __func__, __LINE__, i, reg[i]);
 332         }
 333
 334         fdb->vid = (reg[1] >> CVID) & CVID_MASK;
 335         fdb->aging = (reg[2] >> AGE_TIMER) & AGE_TIMER_MASK;
 336         fdb->port_mask = (reg[2] >> PORT_MAP) & PORT_MAP_MASK;
 337         fdb->mac[0] = (reg[0] >> MAC_BYTE_0) & MAC_BYTE_MASK;
 338         fdb->mac[1] = (reg[0] >> MAC_BYTE_1) & MAC_BYTE_MASK;
 339         fdb->mac[2] = (reg[0] >> MAC_BYTE_2) & MAC_BYTE_MASK;
 340         fdb->mac[3] = (reg[0] >> MAC_BYTE_3) & MAC_BYTE_MASK;
 341         fdb->mac[4] = (reg[1] >> MAC_BYTE_4) & MAC_BYTE_MASK;
 342         fdb->mac[5] = (reg[1] >> MAC_BYTE_5) & MAC_BYTE_MASK;
 343         fdb->noarp = ((reg[2] >> ENT_STATUS) & ENT_STATUS_MASK) == STATIC_ENT;
 344 }
 345
 346 static void
 347 mt7530_fdb_write(struct mt7530_priv *priv, u16 vid,
 348                  u8 port_mask, const u8 *mac,
 349                  u8 aging, u8 type)
 350 {
 351         u32 reg[3] = { 0 };
 352         int i;
 353
 354         reg[1] |= vid & CVID_MASK;
 355         reg[1] |= ATA2_IVL;
 356         reg[1] |= ATA2_FID(FID_BRIDGED);
 357         reg[2] |= (aging & AGE_TIMER_MASK) << AGE_TIMER;
 358         reg[2] |= (port_mask & PORT_MAP_MASK) << PORT_MAP;
 359         /* STATIC_ENT indicate that entry is static wouldn't
 360          * be aged out and STATIC_EMP specified as erasing an
 361          * entry
 362          */
 363         reg[2] |= (type & ENT_STATUS_MASK) << ENT_STATUS;
 364         reg[1] |= mac[5] << MAC_BYTE_5;
 365         reg[1] |= mac[4] << MAC_BYTE_4;
 366         reg[0] |= mac[3] << MAC_BYTE_3;
 367         reg[0] |= mac[2] << MAC_BYTE_2;
 368         reg[0] |= mac[1] << MAC_BYTE_1;
 369         reg[0] |= mac[0] << MAC_BYTE_0;
 370
 371         /* Write array into the ARL table */
 372         for (i = 0; i < 3; i++)
 373                 mt7530_write(priv, MT7530_ATA1 + (i * 4), reg[i]);
 374 }
 375
 376 /* Set up switch core clock for MT7530 */
 377 static void mt7530_pll_setup(struct mt7530_priv *priv)
 378 {
 379         /* Disable core clock */
 380         core_clear(priv, CORE_TRGMII_GSW_CLK_CG, REG_GSWCK_EN);
 381
 382         /* Disable PLL */
 383         core_write(priv, CORE_GSWPLL_GRP1, 0);
 384
 385         /* Set core clock into 500Mhz */
 386         core_write(priv, CORE_GSWPLL_GRP2,
 387                    RG_GSWPLL_POSDIV_500M(1) |
 388                    RG_GSWPLL_FBKDIV_500M(25));
 389
 390         /* Enable PLL */
 391         core_write(priv, CORE_GSWPLL_GRP1,
 392                    RG_GSWPLL_EN_PRE |
 393                    RG_GSWPLL_POSDIV_200M(2) |
 394                    RG_GSWPLL_FBKDIV_200M(32));
 395
 396         udelay(20);
 397
 398         /* Enable core clock */
 399         core_set(priv, CORE_TRGMII_GSW_CLK_CG, REG_GSWCK_EN);
 400 }
 401
 402 /* If port 6 is available as a CPU port, always prefer that as the default,
 403  * otherwise don't care.
 404  */
 405 static struct dsa_port *
 406 mt753x_preferred_default_local_cpu_port(struct dsa_switch *ds)
 407 {
 408         struct dsa_port *cpu_dp = dsa_to_port(ds, 6);
 409
 410         if (dsa_port_is_cpu(cpu_dp))
 411                 return cpu_dp;
 412
 413         return NULL;
 414 }
 415
 416 /* Setup port 6 interface mode and TRGMII TX circuit */
 417 static void
 418 mt7530_setup_port6(struct dsa_switch *ds, phy_interface_t interface)
 419 {
 420         struct mt7530_priv *priv = ds->priv;
 421         u32 ncpo1, ssc_delta, xtal;
 422
 423         /* Disable the MT7530 TRGMII clocks */
 424         core_clear(priv, CORE_TRGMII_GSW_CLK_CG, REG_TRGMIICK_EN);
 425
 426         if (interface == PHY_INTERFACE_MODE_RGMII) {
 427                 mt7530_rmw(priv, MT7530_P6ECR, P6_INTF_MODE_MASK,
 428                            P6_INTF_MODE(0));
 429                 return;
 430         }
 431
 432         mt7530_rmw(priv, MT7530_P6ECR, P6_INTF_MODE_MASK, P6_INTF_MODE(1));
 433
 434         xtal = mt7530_read(priv, MT7530_MHWTRAP) & HWTRAP_XTAL_MASK;
 435
 436         if (xtal == HWTRAP_XTAL_25MHZ)
 437                 ssc_delta = 0x57;
 438         else
 439                 ssc_delta = 0x87;
 440
 441         if (priv->id == ID_MT7621) {
 442                 /* PLL frequency: 125MHz: 1.0GBit */
 443                 if (xtal == HWTRAP_XTAL_40MHZ)
 444                         ncpo1 = 0x0640;
 445                 if (xtal == HWTRAP_XTAL_25MHZ)
 446                         ncpo1 = 0x0a00;
 447         } else { /* PLL frequency: 250MHz: 2.0Gbit */
 448                 if (xtal == HWTRAP_XTAL_40MHZ)
 449                         ncpo1 = 0x0c80;
 450                 if (xtal == HWTRAP_XTAL_25MHZ)
 451                         ncpo1 = 0x1400;
 452         }
 453
 454         /* Setup the MT7530 TRGMII Tx Clock */
 455         core_write(priv, CORE_PLL_GROUP5, RG_LCDDS_PCW_NCPO1(ncpo1));
 456         core_write(priv, CORE_PLL_GROUP6, RG_LCDDS_PCW_NCPO0(0));
 457         core_write(priv, CORE_PLL_GROUP10, RG_LCDDS_SSC_DELTA(ssc_delta));
 458         core_write(priv, CORE_PLL_GROUP11, RG_LCDDS_SSC_DELTA1(ssc_delta));
 459         core_write(priv, CORE_PLL_GROUP4, RG_SYSPLL_DDSFBK_EN |
 460                    RG_SYSPLL_BIAS_EN | RG_SYSPLL_BIAS_LPF_EN);
 461         core_write(priv, CORE_PLL_GROUP2, RG_SYSPLL_EN_NORMAL |
 462                    RG_SYSPLL_VODEN | RG_SYSPLL_POSDIV(1));
 463         core_write(priv, CORE_PLL_GROUP7, RG_LCDDS_PCW_NCPO_CHG |
 464                    RG_LCCDS_C(3) | RG_LCDDS_PWDB | RG_LCDDS_ISO_EN);
 465
 466         /* Enable the MT7530 TRGMII clocks */
 467         core_set(priv, CORE_TRGMII_GSW_CLK_CG, REG_TRGMIICK_EN);
 468 }
 469
 470 static void
 471 mt7531_pll_setup(struct mt7530_priv *priv)
 472 {
 473         u32 top_sig;
 474         u32 hwstrap;
 475         u32 xtal;
 476         u32 val;
 477
 478         val = mt7530_read(priv, MT7531_CREV);
 479         top_sig = mt7530_read(priv, MT7531_TOP_SIG_SR);
 480         hwstrap = mt7530_read(priv, MT7531_HWTRAP);
 481         if ((val & CHIP_REV_M) > 0)
 482                 xtal = (top_sig & PAD_MCM_SMI_EN) ? HWTRAP_XTAL_FSEL_40MHZ :
 483                                                     HWTRAP_XTAL_FSEL_25MHZ;
 484         else
 485                 xtal = hwstrap & HWTRAP_XTAL_FSEL_MASK;
 486
 487         /* Step 1 : Disable MT7531 COREPLL */
 488         val = mt7530_read(priv, MT7531_PLLGP_EN);
 489         val &= ~EN_COREPLL;
 490         mt7530_write(priv, MT7531_PLLGP_EN, val);
 491
 492         /* Step 2: switch to XTAL output */
 493         val = mt7530_read(priv, MT7531_PLLGP_EN);
 494         val |= SW_CLKSW;
 495         mt7530_write(priv, MT7531_PLLGP_EN, val);
 496
 497         val = mt7530_read(priv, MT7531_PLLGP_CR0);
 498         val &= ~RG_COREPLL_EN;
 499         mt7530_write(priv, MT7531_PLLGP_CR0, val);
 500
 501         /* Step 3: disable PLLGP and enable program PLLGP */
 502         val = mt7530_read(priv, MT7531_PLLGP_EN);
 503         val |= SW_PLLGP;
 504         mt7530_write(priv, MT7531_PLLGP_EN, val);
 505
 506         /* Step 4: program COREPLL output frequency to 500MHz */
 507         val = mt7530_read(priv, MT7531_PLLGP_CR0);
 508         val &= ~RG_COREPLL_POSDIV_M;
 509         val |= 2 << RG_COREPLL_POSDIV_S;
 510         mt7530_write(priv, MT7531_PLLGP_CR0, val);
 511         usleep_range(25, 35);
 512
 513         switch (xtal) {
 514         case HWTRAP_XTAL_FSEL_25MHZ:
 515                 val = mt7530_read(priv, MT7531_PLLGP_CR0);
 516                 val &= ~RG_COREPLL_SDM_PCW_M;
 517                 val |= 0x140000 << RG_COREPLL_SDM_PCW_S;
 518                 mt7530_write(priv, MT7531_PLLGP_CR0, val);
 519                 break;
 520         case HWTRAP_XTAL_FSEL_40MHZ:
 521                 val = mt7530_read(priv, MT7531_PLLGP_CR0);
 522                 val &= ~RG_COREPLL_SDM_PCW_M;
 523                 val |= 0x190000 << RG_COREPLL_SDM_PCW_S;
 524                 mt7530_write(priv, MT7531_PLLGP_CR0, val);
 525                 break;
 526         }
 527
 528         /* Set feedback divide ratio update signal to high */
 529         val = mt7530_read(priv, MT7531_PLLGP_CR0);
 530         val |= RG_COREPLL_SDM_PCW_CHG;
 531         mt7530_write(priv, MT7531_PLLGP_CR0, val);
 532         /* Wait for at least 16 XTAL clocks */
 533         usleep_range(10, 20);
 534
 535         /* Step 5: set feedback divide ratio update signal to low */
 536         val = mt7530_read(priv, MT7531_PLLGP_CR0);
 537         val &= ~RG_COREPLL_SDM_PCW_CHG;
 538         mt7530_write(priv, MT7531_PLLGP_CR0, val);
 539
 540         /* Enable 325M clock for SGMII */
 541         mt7530_write(priv, MT7531_ANA_PLLGP_CR5, 0xad0000);
 542
 543         /* Enable 250SSC clock for RGMII */
 544         mt7530_write(priv, MT7531_ANA_PLLGP_CR2, 0x4f40000);
 545
 546         /* Step 6: Enable MT7531 PLL */
 547         val = mt7530_read(priv, MT7531_PLLGP_CR0);
 548         val |= RG_COREPLL_EN;
 549         mt7530_write(priv, MT7531_PLLGP_CR0, val);
 550
 551         val = mt7530_read(priv, MT7531_PLLGP_EN);
 552         val |= EN_COREPLL;
 553         mt7530_write(priv, MT7531_PLLGP_EN, val);
 554         usleep_range(25, 35);
 555 }
 556
 557 static void
 558 mt7530_mib_reset(struct dsa_switch *ds)
 559 {
 560         struct mt7530_priv *priv = ds->priv;
 561
 562         mt7530_write(priv, MT7530_MIB_CCR, CCR_MIB_FLUSH);
 563         mt7530_write(priv, MT7530_MIB_CCR, CCR_MIB_ACTIVATE);
 564 }
 565
 566 static int mt7530_phy_read_c22(struct mt7530_priv *priv, int port, int regnum)
 567 {
 568         return mdiobus_read_nested(priv->bus, port, regnum);
 569 }
 570
 571 static int mt7530_phy_write_c22(struct mt7530_priv *priv, int port, int regnum,
 572                                 u16 val)
 573 {
 574         return mdiobus_write_nested(priv->bus, port, regnum, val);
 575 }
 576
 577 static int mt7530_phy_read_c45(struct mt7530_priv *priv, int port,
 578                                int devad, int regnum)
 579 {
 580         return mdiobus_c45_read_nested(priv->bus, port, devad, regnum);
 581 }
 582
 583 static int mt7530_phy_write_c45(struct mt7530_priv *priv, int port, int devad,
 584                                 int regnum, u16 val)
 585 {
 586         return mdiobus_c45_write_nested(priv->bus, port, devad, regnum, val);
 587 }
 588
 589 static int
 590 mt7531_ind_c45_phy_read(struct mt7530_priv *priv, int port, int devad,
 591                         int regnum)
 592 {
 593         struct mt7530_dummy_poll p;
 594         u32 reg, val;
 595         int ret;
 596
 597         INIT_MT7530_DUMMY_POLL(&p, priv, MT7531_PHY_IAC);
 598
 599         mt7530_mutex_lock(priv);
 600
 601         ret = readx_poll_timeout(_mt7530_unlocked_read, &p, val,
 602                                  !(val & MT7531_PHY_ACS_ST), 20, 100000);
 603         if (ret < 0) {
 604                 dev_err(priv->dev, "poll timeout\n");
 605                 goto out;
 606         }
 607
 608         reg = MT7531_MDIO_CL45_ADDR | MT7531_MDIO_PHY_ADDR(port) |
 609               MT7531_MDIO_DEV_ADDR(devad) | regnum;
 610         mt7530_mii_write(priv, MT7531_PHY_IAC, reg | MT7531_PHY_ACS_ST);
 611
 612         ret = readx_poll_timeout(_mt7530_unlocked_read, &p, val,
 613                                  !(val & MT7531_PHY_ACS_ST), 20, 100000);
 614         if (ret < 0) {
 615                 dev_err(priv->dev, "poll timeout\n");
 616                 goto out;
 617         }
 618
 619         reg = MT7531_MDIO_CL45_READ | MT7531_MDIO_PHY_ADDR(port) |
 620               MT7531_MDIO_DEV_ADDR(devad);
 621         mt7530_mii_write(priv, MT7531_PHY_IAC, reg | MT7531_PHY_ACS_ST);
 622
 623         ret = readx_poll_timeout(_mt7530_unlocked_read, &p, val,
 624                                  !(val & MT7531_PHY_ACS_ST), 20, 100000);
 625         if (ret < 0) {
 626                 dev_err(priv->dev, "poll timeout\n");
 627                 goto out;
 628         }
 629
 630         ret = val & MT7531_MDIO_RW_DATA_MASK;
 631 out:
 632         mt7530_mutex_unlock(priv);
 633
 634         return ret;
 635 }
 636
 637 static int
 638 mt7531_ind_c45_phy_write(struct mt7530_priv *priv, int port, int devad,
 639                          int regnum, u16 data)
 640 {
 641         struct mt7530_dummy_poll p;
 642         u32 val, reg;
 643         int ret;
 644
 645         INIT_MT7530_DUMMY_POLL(&p, priv, MT7531_PHY_IAC);
 646
 647         mt7530_mutex_lock(priv);
 648
 649         ret = readx_poll_timeout(_mt7530_unlocked_read, &p, val,
 650                                  !(val & MT7531_PHY_ACS_ST), 20, 100000);
 651         if (ret < 0) {
 652                 dev_err(priv->dev, "poll timeout\n");
 653                 goto out;
 654         }
 655
 656         reg = MT7531_MDIO_CL45_ADDR | MT7531_MDIO_PHY_ADDR(port) |
 657               MT7531_MDIO_DEV_ADDR(devad) | regnum;
 658         mt7530_mii_write(priv, MT7531_PHY_IAC, reg | MT7531_PHY_ACS_ST);
 659
 660         ret = readx_poll_timeout(_mt7530_unlocked_read, &p, val,
 661                                  !(val & MT7531_PHY_ACS_ST), 20, 100000);
 662         if (ret < 0) {
 663                 dev_err(priv->dev, "poll timeout\n");
 664                 goto out;
 665         }
 666
 667         reg = MT7531_MDIO_CL45_WRITE | MT7531_MDIO_PHY_ADDR(port) |
 668               MT7531_MDIO_DEV_ADDR(devad) | data;
 669         mt7530_mii_write(priv, MT7531_PHY_IAC, reg | MT7531_PHY_ACS_ST);
 670
 671         ret = readx_poll_timeout(_mt7530_unlocked_read, &p, val,
 672                                  !(val & MT7531_PHY_ACS_ST), 20, 100000);
 673         if (ret < 0) {
 674                 dev_err(priv->dev, "poll timeout\n");
 675                 goto out;
 676         }
 677
 678 out:
 679         mt7530_mutex_unlock(priv);
 680
 681         return ret;
 682 }
 683
 684 static int
 685 mt7531_ind_c22_phy_read(struct mt7530_priv *priv, int port, int regnum)
 686 {
 687         struct mt7530_dummy_poll p;
 688         int ret;
 689         u32 val;
 690
 691         INIT_MT7530_DUMMY_POLL(&p, priv, MT7531_PHY_IAC);
 692
 693         mt7530_mutex_lock(priv);
 694
 695         ret = readx_poll_timeout(_mt7530_unlocked_read, &p, val,
 696                                  !(val & MT7531_PHY_ACS_ST), 20, 100000);
 697         if (ret < 0) {
 698                 dev_err(priv->dev, "poll timeout\n");
 699                 goto out;
 700         }
 701
 702         val = MT7531_MDIO_CL22_READ | MT7531_MDIO_PHY_ADDR(port) |
 703               MT7531_MDIO_REG_ADDR(regnum);
 704
 705         mt7530_mii_write(priv, MT7531_PHY_IAC, val | MT7531_PHY_ACS_ST);
 706
 707         ret = readx_poll_timeout(_mt7530_unlocked_read, &p, val,
 708                                  !(val & MT7531_PHY_ACS_ST), 20, 100000);
 709         if (ret < 0) {
 710                 dev_err(priv->dev, "poll timeout\n");
 711                 goto out;
 712         }
 713
 714         ret = val & MT7531_MDIO_RW_DATA_MASK;
 715 out:
 716         mt7530_mutex_unlock(priv);
 717
 718         return ret;
 719 }
 720
 721 static int
 722 mt7531_ind_c22_phy_write(struct mt7530_priv *priv, int port, int regnum,
 723                          u16 data)
 724 {
 725         struct mt7530_dummy_poll p;
 726         int ret;
 727         u32 reg;
 728
 729         INIT_MT7530_DUMMY_POLL(&p, priv, MT7531_PHY_IAC);
 730
 731         mt7530_mutex_lock(priv);
 732
 733         ret = readx_poll_timeout(_mt7530_unlocked_read, &p, reg,
 734                                  !(reg & MT7531_PHY_ACS_ST), 20, 100000);
 735         if (ret < 0) {
 736                 dev_err(priv->dev, "poll timeout\n");
 737                 goto out;
 738         }
 739
 740         reg = MT7531_MDIO_CL22_WRITE | MT7531_MDIO_PHY_ADDR(port) |
 741               MT7531_MDIO_REG_ADDR(regnum) | data;
 742
 743         mt7530_mii_write(priv, MT7531_PHY_IAC, reg | MT7531_PHY_ACS_ST);
 744
 745         ret = readx_poll_timeout(_mt7530_unlocked_read, &p, reg,
 746                                  !(reg & MT7531_PHY_ACS_ST), 20, 100000);
 747         if (ret < 0) {
 748                 dev_err(priv->dev, "poll timeout\n");
 749                 goto out;
 750         }
 751
 752 out:
 753         mt7530_mutex_unlock(priv);
 754
 755         return ret;
 756 }
 757
 758 static int
 759 mt753x_phy_read_c22(struct mii_bus *bus, int port, int regnum)
 760 {
 761         struct mt7530_priv *priv = bus->priv;
 762
 763         return priv->info->phy_read_c22(priv, port, regnum);
 764 }
 765
 766 static int
 767 mt753x_phy_read_c45(struct mii_bus *bus, int port, int devad, int regnum)
 768 {
 769         struct mt7530_priv *priv = bus->priv;
 770
 771         return priv->info->phy_read_c45(priv, port, devad, regnum);
 772 }
 773
 774 static int
 775 mt753x_phy_write_c22(struct mii_bus *bus, int port, int regnum, u16 val)
 776 {
 777         struct mt7530_priv *priv = bus->priv;
 778
 779         return priv->info->phy_write_c22(priv, port, regnum, val);
 780 }
 781
 782 static int
 783 mt753x_phy_write_c45(struct mii_bus *bus, int port, int devad, int regnum,
 784                      u16 val)
 785 {
 786         struct mt7530_priv *priv = bus->priv;
 787
 788         return priv->info->phy_write_c45(priv, port, devad, regnum, val);
 789 }
 790
 791 static void
 792 mt7530_get_strings(struct dsa_switch *ds, int port, u32 stringset,
 793                    uint8_t *data)
 794 {
 795         int i;
 796
 797         if (stringset != ETH_SS_STATS)
 798                 return;
 799
 800         for (i = 0; i < ARRAY_SIZE(mt7530_mib); i++)
 801                 ethtool_puts(&data, mt7530_mib[i].name);
 802 }
 803
 804 static void
 805 mt7530_get_ethtool_stats(struct dsa_switch *ds, int port,
 806                          uint64_t *data)
 807 {
 808         struct mt7530_priv *priv = ds->priv;
 809         const struct mt7530_mib_desc *mib;
 810         u32 reg, i;
 811         u64 hi;
 812
 813         for (i = 0; i < ARRAY_SIZE(mt7530_mib); i++) {
 814                 mib = &mt7530_mib[i];
 815                 reg = MT7530_PORT_MIB_COUNTER(port) + mib->offset;
 816
 817                 data[i] = mt7530_read(priv, reg);
 818                 if (mib->size == 2) {
 819                         hi = mt7530_read(priv, reg + 4);
 820                         data[i] |= hi << 32;
 821                 }
 822         }
 823 }
 824
 825 static int
 826 mt7530_get_sset_count(struct dsa_switch *ds, int port, int sset)
 827 {
 828         if (sset != ETH_SS_STATS)
 829                 return 0;
 830
 831         return ARRAY_SIZE(mt7530_mib);
 832 }
 833
 834 static int
 835 mt7530_set_ageing_time(struct dsa_switch *ds, unsigned int msecs)
 836 {
 837         struct mt7530_priv *priv = ds->priv;
 838         unsigned int secs = msecs / 1000;
 839         unsigned int tmp_age_count;
 840         unsigned int error = -1;
 841         unsigned int age_count;
 842         unsigned int age_unit;
 843
 844         /* Applied timer is (AGE_CNT + 1) * (AGE_UNIT + 1) seconds */
 845         if (secs < 1 || secs > (AGE_CNT_MAX + 1) * (AGE_UNIT_MAX + 1))
 846                 return -ERANGE;
 847
 848         /* iterate through all possible age_count to find the closest pair */
 849         for (tmp_age_count = 0; tmp_age_count <= AGE_CNT_MAX; ++tmp_age_count) {
 850                 unsigned int tmp_age_unit = secs / (tmp_age_count + 1) - 1;
 851
 852                 if (tmp_age_unit <= AGE_UNIT_MAX) {
 853                         unsigned int tmp_error = secs -
 854                                 (tmp_age_count + 1) * (tmp_age_unit + 1);
 855
 856                         /* found a closer pair */
 857                         if (error > tmp_error) {
 858                                 error = tmp_error;
 859                                 age_count = tmp_age_count;
 860                                 age_unit = tmp_age_unit;
 861                         }
 862
 863                         /* found the exact match, so break the loop */
 864                         if (!error)
 865                                 break;
 866                 }
 867         }
 868
 869         mt7530_write(priv, MT7530_AAC, AGE_CNT(age_count) | AGE_UNIT(age_unit));
 870
 871         return 0;
 872 }
 873
 874 static const char *p5_intf_modes(unsigned int p5_interface)
 875 {
 876         switch (p5_interface) {
 877         case P5_DISABLED:
 878                 return "DISABLED";
 879         case P5_INTF_SEL_PHY_P0:
 880                 return "PHY P0";
 881         case P5_INTF_SEL_PHY_P4:
 882                 return "PHY P4";
 883         case P5_INTF_SEL_GMAC5:
 884                 return "GMAC5";
 885         default:
 886                 return "unknown";
 887         }
 888 }
 889
 890 static void mt7530_setup_port5(struct dsa_switch *ds, phy_interface_t interface)
 891 {
 892         struct mt7530_priv *priv = ds->priv;
 893         u8 tx_delay = 0;
 894         int val;
 895
 896         mutex_lock(&priv->reg_mutex);
 897
 898         val = mt7530_read(priv, MT7530_MHWTRAP);
 899
 900         val |= MHWTRAP_MANUAL | MHWTRAP_P5_MAC_SEL | MHWTRAP_P5_DIS;
 901         val &= ~MHWTRAP_P5_RGMII_MODE & ~MHWTRAP_PHY0_SEL;
 902
 903         switch (priv->p5_intf_sel) {
 904         case P5_INTF_SEL_PHY_P0:
 905                 /* MT7530_P5_MODE_GPHY_P0: 2nd GMAC -> P5 -> P0 */
 906                 val |= MHWTRAP_PHY0_SEL;
 907                 fallthrough;
 908         case P5_INTF_SEL_PHY_P4:
 909                 /* MT7530_P5_MODE_GPHY_P4: 2nd GMAC -> P5 -> P4 */
 910                 val &= ~MHWTRAP_P5_MAC_SEL & ~MHWTRAP_P5_DIS;
 911
 912                 /* Setup the MAC by default for the cpu port */
 913                 mt7530_write(priv, MT7530_PMCR_P(5), 0x56300);
 914                 break;
 915         case P5_INTF_SEL_GMAC5:
 916                 /* MT7530_P5_MODE_GMAC: P5 -> External phy or 2nd GMAC */
 917                 val &= ~MHWTRAP_P5_DIS;
 918                 break;
 919         default:
 920                 break;
 921         }
 922
 923         /* Setup RGMII settings */
 924         if (phy_interface_mode_is_rgmii(interface)) {
 925                 val |= MHWTRAP_P5_RGMII_MODE;
 926
 927                 /* P5 RGMII RX Clock Control: delay setting for 1000M */
 928                 mt7530_write(priv, MT7530_P5RGMIIRXCR, CSR_RGMII_EDGE_ALIGN);
 929
 930                 /* Don't set delay in DSA mode */
 931                 if (!dsa_is_dsa_port(priv->ds, 5) &&
 932                     (interface == PHY_INTERFACE_MODE_RGMII_TXID ||
 933                      interface == PHY_INTERFACE_MODE_RGMII_ID))
 934                         tx_delay = 4; /* n * 0.5 ns */
 935
 936                 /* P5 RGMII TX Clock Control: delay x */
 937                 mt7530_write(priv, MT7530_P5RGMIITXCR,
 938                              CSR_RGMII_TXC_CFG(0x10 + tx_delay));
 939
 940                 /* reduce P5 RGMII Tx driving, 8mA */
 941                 mt7530_write(priv, MT7530_IO_DRV_CR,
 942                              P5_IO_CLK_DRV(1) | P5_IO_DATA_DRV(1));
 943         }
 944
 945         mt7530_write(priv, MT7530_MHWTRAP, val);
 946
 947         dev_dbg(ds->dev, "Setup P5, HWTRAP=0x%x, intf_sel=%s, phy-mode=%s\n",
 948                 val, p5_intf_modes(priv->p5_intf_sel), phy_modes(interface));
 949
 950         mutex_unlock(&priv->reg_mutex);
 951 }
 952
 953 static void
 954 mt753x_trap_frames(struct mt7530_priv *priv)
 955 {
 956         /* Trap BPDUs to the CPU port(s) */
 957         mt7530_rmw(priv, MT753X_BPC, MT753X_BPDU_PORT_FW_MASK,
 958                    MT753X_BPDU_CPU_ONLY);
 959
 960         /* Trap 802.1X PAE frames to the CPU port(s) */
 961         mt7530_rmw(priv, MT753X_BPC, MT753X_PAE_PORT_FW_MASK,
 962                    MT753X_PAE_PORT_FW(MT753X_BPDU_CPU_ONLY));
 963
 964         /* Trap LLDP frames with :0E MAC DA to the CPU port(s) */
 965         mt7530_rmw(priv, MT753X_RGAC2, MT753X_R0E_PORT_FW_MASK,
 966                    MT753X_R0E_PORT_FW(MT753X_BPDU_CPU_ONLY));
 967 }
 968
 969 static void
 970 mt753x_cpu_port_enable(struct dsa_switch *ds, int port)
 971 {
 972         struct mt7530_priv *priv = ds->priv;
 973
 974         /* Enable Mediatek header mode on the cpu port */
 975         mt7530_write(priv, MT7530_PVC_P(port),
 976                      PORT_SPEC_TAG);
 977
 978         /* Enable flooding on the CPU port */
 979         mt7530_set(priv, MT7530_MFC, BC_FFP(BIT(port)) | UNM_FFP(BIT(port)) |
 980                    UNU_FFP(BIT(port)));
 981
 982         /* Add the CPU port to the CPU port bitmap for MT7531 and the switch on
 983          * the MT7988 SoC. Trapped frames will be forwarded to the CPU port that
 984          * is affine to the inbound user port.
 985          */
 986         if (priv->id == ID_MT7531 || priv->id == ID_MT7988)
 987                 mt7530_set(priv, MT7531_CFC, MT7531_CPU_PMAP(BIT(port)));
 988
 989         /* CPU port gets connected to all user ports of
 990          * the switch.
 991          */
 992         mt7530_write(priv, MT7530_PCR_P(port),
 993                      PCR_MATRIX(dsa_user_ports(priv->ds)));
 994
 995         /* Set to fallback mode for independent VLAN learning */
 996         mt7530_rmw(priv, MT7530_PCR_P(port), PCR_PORT_VLAN_MASK,
 997                    MT7530_PORT_FALLBACK_MODE);
 998 }
 999
1000 static int
1001 mt7530_port_enable(struct dsa_switch *ds, int port,
1002                    struct phy_device *phy)
1003 {
1004         struct dsa_port *dp = dsa_to_port(ds, port);
1005         struct mt7530_priv *priv = ds->priv;
1006
1007         mutex_lock(&priv->reg_mutex);
1008
1009         /* Allow the user port gets connected to the cpu port and also
1010          * restore the port matrix if the port is the member of a certain
1011          * bridge.
1012          */
1013         if (dsa_port_is_user(dp)) {
1014                 struct dsa_port *cpu_dp = dp->cpu_dp;
1015
1016                 priv->ports[port].pm |= PCR_MATRIX(BIT(cpu_dp->index));
1017         }
1018         priv->ports[port].enable = true;
1019         mt7530_rmw(priv, MT7530_PCR_P(port), PCR_MATRIX_MASK,
1020                    priv->ports[port].pm);
1021         mt7530_clear(priv, MT7530_PMCR_P(port), PMCR_LINK_SETTINGS_MASK);
1022
1023         mutex_unlock(&priv->reg_mutex);
1024
1025         return 0;
1026 }
1027
1028 static void
1029 mt7530_port_disable(struct dsa_switch *ds, int port)
1030 {
1031         struct mt7530_priv *priv = ds->priv;
1032
1033         mutex_lock(&priv->reg_mutex);
1034
1035         /* Clear up all port matrix which could be restored in the next
1036          * enablement for the port.
1037          */
1038         priv->ports[port].enable = false;
1039         mt7530_rmw(priv, MT7530_PCR_P(port), PCR_MATRIX_MASK,
1040                    PCR_MATRIX_CLR);
1041         mt7530_clear(priv, MT7530_PMCR_P(port), PMCR_LINK_SETTINGS_MASK);
1042
1043         mutex_unlock(&priv->reg_mutex);
1044 }
1045
1046 static int
1047 mt7530_port_change_mtu(struct dsa_switch *ds, int port, int new_mtu)
1048 {
1049         struct mt7530_priv *priv = ds->priv;
1050         int length;
1051         u32 val;
1052
1053         /* When a new MTU is set, DSA always set the CPU port's MTU to the
1054          * largest MTU of the user ports. Because the switch only has a global
1055          * RX length register, only allowing CPU port here is enough.
1056          */
1057         if (!dsa_is_cpu_port(ds, port))
1058                 return 0;
1059
1060         mt7530_mutex_lock(priv);
1061
1062         val = mt7530_mii_read(priv, MT7530_GMACCR);
1063         val &= ~MAX_RX_PKT_LEN_MASK;
1064
1065         /* RX length also includes Ethernet header, MTK tag, and FCS length */
1066         length = new_mtu + ETH_HLEN + MTK_HDR_LEN + ETH_FCS_LEN;
1067         if (length <= 1522) {
1068                 val |= MAX_RX_PKT_LEN_1522;
1069         } else if (length <= 1536) {
1070                 val |= MAX_RX_PKT_LEN_1536;
1071         } else if (length <= 1552) {
1072                 val |= MAX_RX_PKT_LEN_1552;
1073         } else {
1074                 val &= ~MAX_RX_JUMBO_MASK;
1075                 val |= MAX_RX_JUMBO(DIV_ROUND_UP(length, 1024));
1076                 val |= MAX_RX_PKT_LEN_JUMBO;
1077         }
1078
1079         mt7530_mii_write(priv, MT7530_GMACCR, val);
1080
1081         mt7530_mutex_unlock(priv);
1082
1083         return 0;
1084 }
1085
1086 static int
1087 mt7530_port_max_mtu(struct dsa_switch *ds, int port)
1088 {
1089         return MT7530_MAX_MTU;
1090 }
1091
1092 static void
1093 mt7530_stp_state_set(struct dsa_switch *ds, int port, u8 state)
1094 {
1095         struct mt7530_priv *priv = ds->priv;
1096         u32 stp_state;
1097
1098         switch (state) {
1099         case BR_STATE_DISABLED:
1100                 stp_state = MT7530_STP_DISABLED;
1101                 break;
1102         case BR_STATE_BLOCKING:
1103                 stp_state = MT7530_STP_BLOCKING;
1104                 break;
1105         case BR_STATE_LISTENING:
1106                 stp_state = MT7530_STP_LISTENING;
1107                 break;
1108         case BR_STATE_LEARNING:
1109                 stp_state = MT7530_STP_LEARNING;
1110                 break;
1111         case BR_STATE_FORWARDING:
1112         default:
1113                 stp_state = MT7530_STP_FORWARDING;
1114                 break;
1115         }
1116
1117         mt7530_rmw(priv, MT7530_SSP_P(port), FID_PST_MASK(FID_BRIDGED),
1118                    FID_PST(FID_BRIDGED, stp_state));
1119 }
1120
1121 static int
1122 mt7530_port_pre_bridge_flags(struct dsa_switch *ds, int port,
1123                              struct switchdev_brport_flags flags,
1124                              struct netlink_ext_ack *extack)
1125 {
1126         if (flags.mask & ~(BR_LEARNING | BR_FLOOD | BR_MCAST_FLOOD |
1127                            BR_BCAST_FLOOD))
1128                 return -EINVAL;
1129
1130         return 0;
1131 }
1132
1133 static int
1134 mt7530_port_bridge_flags(struct dsa_switch *ds, int port,
1135                          struct switchdev_brport_flags flags,
1136                          struct netlink_ext_ack *extack)
1137 {
1138         struct mt7530_priv *priv = ds->priv;
1139
1140         if (flags.mask & BR_LEARNING)
1141                 mt7530_rmw(priv, MT7530_PSC_P(port), SA_DIS,
1142                            flags.val & BR_LEARNING ? 0 : SA_DIS);
1143
1144         if (flags.mask & BR_FLOOD)
1145                 mt7530_rmw(priv, MT7530_MFC, UNU_FFP(BIT(port)),
1146                            flags.val & BR_FLOOD ? UNU_FFP(BIT(port)) : 0);
1147
1148         if (flags.mask & BR_MCAST_FLOOD)
1149                 mt7530_rmw(priv, MT7530_MFC, UNM_FFP(BIT(port)),
1150                            flags.val & BR_MCAST_FLOOD ? UNM_FFP(BIT(port)) : 0);
1151
1152         if (flags.mask & BR_BCAST_FLOOD)
1153                 mt7530_rmw(priv, MT7530_MFC, BC_FFP(BIT(port)),
1154                            flags.val & BR_BCAST_FLOOD ? BC_FFP(BIT(port)) : 0);
1155
1156         return 0;
1157 }
1158
1159 static int
1160 mt7530_port_bridge_join(struct dsa_switch *ds, int port,
1161                         struct dsa_bridge bridge, bool *tx_fwd_offload,
1162                         struct netlink_ext_ack *extack)
1163 {
1164         struct dsa_port *dp = dsa_to_port(ds, port), *other_dp;
1165         struct dsa_port *cpu_dp = dp->cpu_dp;
1166         u32 port_bitmap = BIT(cpu_dp->index);
1167         struct mt7530_priv *priv = ds->priv;
1168
1169         mutex_lock(&priv->reg_mutex);
1170
1171         dsa_switch_for_each_user_port(other_dp, ds) {
1172                 int other_port = other_dp->index;
1173
1174                 if (dp == other_dp)
1175                         continue;
1176
1177                 /* Add this port to the port matrix of the other ports in the
1178                  * same bridge. If the port is disabled, port matrix is kept
1179                  * and not being setup until the port becomes enabled.
1180                  */
1181                 if (!dsa_port_offloads_bridge(other_dp, &bridge))
1182                         continue;
1183
1184                 if (priv->ports[other_port].enable)
1185                         mt7530_set(priv, MT7530_PCR_P(other_port),
1186                                    PCR_MATRIX(BIT(port)));
1187                 priv->ports[other_port].pm |= PCR_MATRIX(BIT(port));
1188
1189                 port_bitmap |= BIT(other_port);
1190         }
1191
1192         /* Add the all other ports to this port matrix. */
1193         if (priv->ports[port].enable)
1194                 mt7530_rmw(priv, MT7530_PCR_P(port),
1195                            PCR_MATRIX_MASK, PCR_MATRIX(port_bitmap));
1196         priv->ports[port].pm |= PCR_MATRIX(port_bitmap);
1197
1198         /* Set to fallback mode for independent VLAN learning */
1199         mt7530_rmw(priv, MT7530_PCR_P(port), PCR_PORT_VLAN_MASK,
1200                    MT7530_PORT_FALLBACK_MODE);
1201
1202         mutex_unlock(&priv->reg_mutex);
1203
1204         return 0;
1205 }
1206
1207 static void
1208 mt7530_port_set_vlan_unaware(struct dsa_switch *ds, int port)
1209 {
1210         struct mt7530_priv *priv = ds->priv;
1211         bool all_user_ports_removed = true;
1212         int i;
1213
1214         /* This is called after .port_bridge_leave when leaving a VLAN-aware
1215          * bridge. Don't set standalone ports to fallback mode.
1216          */
1217         if (dsa_port_bridge_dev_get(dsa_to_port(ds, port)))
1218                 mt7530_rmw(priv, MT7530_PCR_P(port), PCR_PORT_VLAN_MASK,
1219                            MT7530_PORT_FALLBACK_MODE);
1220
1221         mt7530_rmw(priv, MT7530_PVC_P(port),
1222                    VLAN_ATTR_MASK | PVC_EG_TAG_MASK | ACC_FRM_MASK,
1223                    VLAN_ATTR(MT7530_VLAN_TRANSPARENT) |
1224                    PVC_EG_TAG(MT7530_VLAN_EG_CONSISTENT) |
1225                    MT7530_VLAN_ACC_ALL);
1226
1227         /* Set PVID to 0 */
1228         mt7530_rmw(priv, MT7530_PPBV1_P(port), G0_PORT_VID_MASK,
1229                    G0_PORT_VID_DEF);
1230
1231         for (i = 0; i < MT7530_NUM_PORTS; i++) {
1232                 if (dsa_is_user_port(ds, i) &&
1233                     dsa_port_is_vlan_filtering(dsa_to_port(ds, i))) {
1234                         all_user_ports_removed = false;
1235                         break;
1236                 }
1237         }
1238
1239         /* CPU port also does the same thing until all user ports belonging to
1240          * the CPU port get out of VLAN filtering mode.
1241          */
1242         if (all_user_ports_removed) {
1243                 struct dsa_port *dp = dsa_to_port(ds, port);
1244                 struct dsa_port *cpu_dp = dp->cpu_dp;
1245
1246                 mt7530_write(priv, MT7530_PCR_P(cpu_dp->index),
1247                              PCR_MATRIX(dsa_user_ports(priv->ds)));
1248                 mt7530_write(priv, MT7530_PVC_P(cpu_dp->index), PORT_SPEC_TAG
1249                              | PVC_EG_TAG(MT7530_VLAN_EG_CONSISTENT));
1250         }
1251 }
1252
1253 static void
1254 mt7530_port_set_vlan_aware(struct dsa_switch *ds, int port)
1255 {
1256         struct mt7530_priv *priv = ds->priv;
1257
1258         /* Trapped into security mode allows packet forwarding through VLAN
1259          * table lookup.
1260          */
1261         if (dsa_is_user_port(ds, port)) {
1262                 mt7530_rmw(priv, MT7530_PCR_P(port), PCR_PORT_VLAN_MASK,
1263                            MT7530_PORT_SECURITY_MODE);
1264                 mt7530_rmw(priv, MT7530_PPBV1_P(port), G0_PORT_VID_MASK,
1265                            G0_PORT_VID(priv->ports[port].pvid));
1266
1267                 /* Only accept tagged frames if PVID is not set */
1268                 if (!priv->ports[port].pvid)
1269                         mt7530_rmw(priv, MT7530_PVC_P(port), ACC_FRM_MASK,
1270                                    MT7530_VLAN_ACC_TAGGED);
1271
1272                 /* Set the port as a user port which is to be able to recognize
1273                  * VID from incoming packets before fetching entry within the
1274                  * VLAN table.
1275                  */
1276                 mt7530_rmw(priv, MT7530_PVC_P(port),
1277                            VLAN_ATTR_MASK | PVC_EG_TAG_MASK,
1278                            VLAN_ATTR(MT7530_VLAN_USER) |
1279                            PVC_EG_TAG(MT7530_VLAN_EG_DISABLED));
1280         } else {
1281                 /* Also set CPU ports to the "user" VLAN port attribute, to
1282                  * allow VLAN classification, but keep the EG_TAG attribute as
1283                  * "consistent" (i.o.w. don't change its value) for packets
1284                  * received by the switch from the CPU, so that tagged packets
1285                  * are forwarded to user ports as tagged, and untagged as
1286                  * untagged.
1287                  */
1288                 mt7530_rmw(priv, MT7530_PVC_P(port), VLAN_ATTR_MASK,
1289                            VLAN_ATTR(MT7530_VLAN_USER));
1290         }
1291 }
1292
1293 static void
1294 mt7530_port_bridge_leave(struct dsa_switch *ds, int port,
1295                          struct dsa_bridge bridge)
1296 {
1297         struct dsa_port *dp = dsa_to_port(ds, port), *other_dp;
1298         struct dsa_port *cpu_dp = dp->cpu_dp;
1299         struct mt7530_priv *priv = ds->priv;
1300
1301         mutex_lock(&priv->reg_mutex);
1302
1303         dsa_switch_for_each_user_port(other_dp, ds) {
1304                 int other_port = other_dp->index;
1305
1306                 if (dp == other_dp)
1307                         continue;
1308
1309                 /* Remove this port from the port matrix of the other ports
1310                  * in the same bridge. If the port is disabled, port matrix
1311                  * is kept and not being setup until the port becomes enabled.
1312                  */
1313                 if (!dsa_port_offloads_bridge(other_dp, &bridge))
1314                         continue;
1315
1316                 if (priv->ports[other_port].enable)
1317                         mt7530_clear(priv, MT7530_PCR_P(other_port),
1318                                      PCR_MATRIX(BIT(port)));
1319                 priv->ports[other_port].pm &= ~PCR_MATRIX(BIT(port));
1320         }
1321
1322         /* Set the cpu port to be the only one in the port matrix of
1323          * this port.
1324          */
1325         if (priv->ports[port].enable)
1326                 mt7530_rmw(priv, MT7530_PCR_P(port), PCR_MATRIX_MASK,
1327                            PCR_MATRIX(BIT(cpu_dp->index)));
1328         priv->ports[port].pm = PCR_MATRIX(BIT(cpu_dp->index));
1329
1330         /* When a port is removed from the bridge, the port would be set up
1331          * back to the default as is at initial boot which is a VLAN-unaware
1332          * port.
1333          */
1334         mt7530_rmw(priv, MT7530_PCR_P(port), PCR_PORT_VLAN_MASK,
1335                    MT7530_PORT_MATRIX_MODE);
1336
1337         mutex_unlock(&priv->reg_mutex);
1338 }
1339
1340 static int
1341 mt7530_port_fdb_add(struct dsa_switch *ds, int port,
1342                     const unsigned char *addr, u16 vid,
1343                     struct dsa_db db)
1344 {
1345         struct mt7530_priv *priv = ds->priv;
1346         int ret;
1347         u8 port_mask = BIT(port);
1348
1349         mutex_lock(&priv->reg_mutex);
1350         mt7530_fdb_write(priv, vid, port_mask, addr, -1, STATIC_ENT);
1351         ret = mt7530_fdb_cmd(priv, MT7530_FDB_WRITE, NULL);
1352         mutex_unlock(&priv->reg_mutex);
1353
1354         return ret;
1355 }
1356
1357 static int
1358 mt7530_port_fdb_del(struct dsa_switch *ds, int port,
1359                     const unsigned char *addr, u16 vid,
1360                     struct dsa_db db)
1361 {
1362         struct mt7530_priv *priv = ds->priv;
1363         int ret;
1364         u8 port_mask = BIT(port);
1365
1366         mutex_lock(&priv->reg_mutex);
1367         mt7530_fdb_write(priv, vid, port_mask, addr, -1, STATIC_EMP);
1368         ret = mt7530_fdb_cmd(priv, MT7530_FDB_WRITE, NULL);
1369         mutex_unlock(&priv->reg_mutex);
1370
1371         return ret;
1372 }
1373
1374 static int
1375 mt7530_port_fdb_dump(struct dsa_switch *ds, int port,
1376                      dsa_fdb_dump_cb_t *cb, void *data)
1377 {
1378         struct mt7530_priv *priv = ds->priv;
1379         struct mt7530_fdb _fdb = { 0 };
1380         int cnt = MT7530_NUM_FDB_RECORDS;
1381         int ret = 0;
1382         u32 rsp = 0;
1383
1384         mutex_lock(&priv->reg_mutex);
1385
1386         ret = mt7530_fdb_cmd(priv, MT7530_FDB_START, &rsp);
1387         if (ret < 0)
1388                 goto err;
1389
1390         do {
1391                 if (rsp & ATC_SRCH_HIT) {
1392                         mt7530_fdb_read(priv, &_fdb);
1393                         if (_fdb.port_mask & BIT(port)) {
1394                                 ret = cb(_fdb.mac, _fdb.vid, _fdb.noarp,
1395                                          data);
1396                                 if (ret < 0)
1397                                         break;
1398                         }
1399                 }
1400         } while (--cnt &&
1401                  !(rsp & ATC_SRCH_END) &&
1402                  !mt7530_fdb_cmd(priv, MT7530_FDB_NEXT, &rsp));
1403 err:
1404         mutex_unlock(&priv->reg_mutex);
1405
1406         return 0;
1407 }
1408
1409 static int
1410 mt7530_port_mdb_add(struct dsa_switch *ds, int port,
1411                     const struct switchdev_obj_port_mdb *mdb,
1412                     struct dsa_db db)
1413 {
1414         struct mt7530_priv *priv = ds->priv;
1415         const u8 *addr = mdb->addr;
1416         u16 vid = mdb->vid;
1417         u8 port_mask = 0;
1418         int ret;
1419
1420         mutex_lock(&priv->reg_mutex);
1421
1422         mt7530_fdb_write(priv, vid, 0, addr, 0, STATIC_EMP);
1423         if (!mt7530_fdb_cmd(priv, MT7530_FDB_READ, NULL))
1424                 port_mask = (mt7530_read(priv, MT7530_ATRD) >> PORT_MAP)
1425                             & PORT_MAP_MASK;
1426
1427         port_mask |= BIT(port);
1428         mt7530_fdb_write(priv, vid, port_mask, addr, -1, STATIC_ENT);
1429         ret = mt7530_fdb_cmd(priv, MT7530_FDB_WRITE, NULL);
1430
1431         mutex_unlock(&priv->reg_mutex);
1432
1433         return ret;
1434 }
1435
1436 static int
1437 mt7530_port_mdb_del(struct dsa_switch *ds, int port,
1438                     const struct switchdev_obj_port_mdb *mdb,
1439                     struct dsa_db db)
1440 {
1441         struct mt7530_priv *priv = ds->priv;
1442         const u8 *addr = mdb->addr;
1443         u16 vid = mdb->vid;
1444         u8 port_mask = 0;
1445         int ret;
1446
1447         mutex_lock(&priv->reg_mutex);
1448
1449         mt7530_fdb_write(priv, vid, 0, addr, 0, STATIC_EMP);
1450         if (!mt7530_fdb_cmd(priv, MT7530_FDB_READ, NULL))
1451                 port_mask = (mt7530_read(priv, MT7530_ATRD) >> PORT_MAP)
1452                             & PORT_MAP_MASK;
1453
1454         port_mask &= ~BIT(port);
1455         mt7530_fdb_write(priv, vid, port_mask, addr, -1,
1456                          port_mask ? STATIC_ENT : STATIC_EMP);
1457         ret = mt7530_fdb_cmd(priv, MT7530_FDB_WRITE, NULL);
1458
1459         mutex_unlock(&priv->reg_mutex);
1460
1461         return ret;
1462 }
1463
1464 static int
1465 mt7530_vlan_cmd(struct mt7530_priv *priv, enum mt7530_vlan_cmd cmd, u16 vid)
1466 {
1467         struct mt7530_dummy_poll p;
1468         u32 val;
1469         int ret;
1470
1471         val = VTCR_BUSY | VTCR_FUNC(cmd) | vid;
1472         mt7530_write(priv, MT7530_VTCR, val);
1473
1474         INIT_MT7530_DUMMY_POLL(&p, priv, MT7530_VTCR);
1475         ret = readx_poll_timeout(_mt7530_read, &p, val,
1476                                  !(val & VTCR_BUSY), 20, 20000);
1477         if (ret < 0) {
1478                 dev_err(priv->dev, "poll timeout\n");
1479                 return ret;
1480         }
1481
1482         val = mt7530_read(priv, MT7530_VTCR);
1483         if (val & VTCR_INVALID) {
1484                 dev_err(priv->dev, "read VTCR invalid\n");
1485                 return -EINVAL;
1486         }
1487
1488         return 0;
1489 }
1490
1491 static int
1492 mt7530_port_vlan_filtering(struct dsa_switch *ds, int port, bool vlan_filtering,
1493                            struct netlink_ext_ack *extack)
1494 {
1495         struct dsa_port *dp = dsa_to_port(ds, port);
1496         struct dsa_port *cpu_dp = dp->cpu_dp;
1497
1498         if (vlan_filtering) {
1499                 /* The port is being kept as VLAN-unaware port when bridge is
1500                  * set up with vlan_filtering not being set, Otherwise, the
1501                  * port and the corresponding CPU port is required the setup
1502                  * for becoming a VLAN-aware port.
1503                  */
1504                 mt7530_port_set_vlan_aware(ds, port);
1505                 mt7530_port_set_vlan_aware(ds, cpu_dp->index);
1506         } else {
1507                 mt7530_port_set_vlan_unaware(ds, port);
1508         }
1509
1510         return 0;
1511 }
1512
1513 static void
1514 mt7530_hw_vlan_add(struct mt7530_priv *priv,
1515                    struct mt7530_hw_vlan_entry *entry)
1516 {
1517         struct dsa_port *dp = dsa_to_port(priv->ds, entry->port);
1518         u8 new_members;
1519         u32 val;
1520
1521         new_members = entry->old_members | BIT(entry->port);
1522
1523         /* Validate the entry with independent learning, create egress tag per
1524          * VLAN and joining the port as one of the port members.
1525          */
1526         val = IVL_MAC | VTAG_EN | PORT_MEM(new_members) | FID(FID_BRIDGED) |
1527               VLAN_VALID;
1528         mt7530_write(priv, MT7530_VAWD1, val);
1529
1530         /* Decide whether adding tag or not for those outgoing packets from the
1531          * port inside the VLAN.
1532          * CPU port is always taken as a tagged port for serving more than one
1533          * VLANs across and also being applied with egress type stack mode for
1534          * that VLAN tags would be appended after hardware special tag used as
1535          * DSA tag.
1536          */
1537         if (dsa_port_is_cpu(dp))
1538                 val = MT7530_VLAN_EGRESS_STACK;
1539         else if (entry->untagged)
1540                 val = MT7530_VLAN_EGRESS_UNTAG;
1541         else
1542                 val = MT7530_VLAN_EGRESS_TAG;
1543         mt7530_rmw(priv, MT7530_VAWD2,
1544                    ETAG_CTRL_P_MASK(entry->port),
1545                    ETAG_CTRL_P(entry->port, val));
1546 }
1547
1548 static void
1549 mt7530_hw_vlan_del(struct mt7530_priv *priv,
1550                    struct mt7530_hw_vlan_entry *entry)
1551 {
1552         u8 new_members;
1553         u32 val;
1554
1555         new_members = entry->old_members & ~BIT(entry->port);
1556
1557         val = mt7530_read(priv, MT7530_VAWD1);
1558         if (!(val & VLAN_VALID)) {
1559                 dev_err(priv->dev,
1560                         "Cannot be deleted due to invalid entry\n");
1561                 return;
1562         }
1563
1564         if (new_members) {
1565                 val = IVL_MAC | VTAG_EN | PORT_MEM(new_members) |
1566                       VLAN_VALID;
1567                 mt7530_write(priv, MT7530_VAWD1, val);
1568         } else {
1569                 mt7530_write(priv, MT7530_VAWD1, 0);
1570                 mt7530_write(priv, MT7530_VAWD2, 0);
1571         }
1572 }
1573
1574 static void
1575 mt7530_hw_vlan_update(struct mt7530_priv *priv, u16 vid,
1576                       struct mt7530_hw_vlan_entry *entry,
1577                       mt7530_vlan_op vlan_op)
1578 {
1579         u32 val;
1580
1581         /* Fetch entry */
1582         mt7530_vlan_cmd(priv, MT7530_VTCR_RD_VID, vid);
1583
1584         val = mt7530_read(priv, MT7530_VAWD1);
1585
1586         entry->old_members = (val >> PORT_MEM_SHFT) & PORT_MEM_MASK;
1587
1588         /* Manipulate entry */
1589         vlan_op(priv, entry);
1590
1591         /* Flush result to hardware */
1592         mt7530_vlan_cmd(priv, MT7530_VTCR_WR_VID, vid);
1593 }
1594
1595 static int
1596 mt7530_setup_vlan0(struct mt7530_priv *priv)
1597 {
1598         u32 val;
1599
1600         /* Validate the entry with independent learning, keep the original
1601          * ingress tag attribute.
1602          */
1603         val = IVL_MAC | EG_CON | PORT_MEM(MT7530_ALL_MEMBERS) | FID(FID_BRIDGED) |
1604               VLAN_VALID;
1605         mt7530_write(priv, MT7530_VAWD1, val);
1606
1607         return mt7530_vlan_cmd(priv, MT7530_VTCR_WR_VID, 0);
1608 }
1609
1610 static int
1611 mt7530_port_vlan_add(struct dsa_switch *ds, int port,
1612                      const struct switchdev_obj_port_vlan *vlan,
1613                      struct netlink_ext_ack *extack)
1614 {
1615         bool untagged = vlan->flags & BRIDGE_VLAN_INFO_UNTAGGED;
1616         bool pvid = vlan->flags & BRIDGE_VLAN_INFO_PVID;
1617         struct mt7530_hw_vlan_entry new_entry;
1618         struct mt7530_priv *priv = ds->priv;
1619
1620         mutex_lock(&priv->reg_mutex);
1621
1622         mt7530_hw_vlan_entry_init(&new_entry, port, untagged);
1623         mt7530_hw_vlan_update(priv, vlan->vid, &new_entry, mt7530_hw_vlan_add);
1624
1625         if (pvid) {
1626                 priv->ports[port].pvid = vlan->vid;
1627
1628                 /* Accept all frames if PVID is set */
1629                 mt7530_rmw(priv, MT7530_PVC_P(port), ACC_FRM_MASK,
1630                            MT7530_VLAN_ACC_ALL);
1631
1632                 /* Only configure PVID if VLAN filtering is enabled */
1633                 if (dsa_port_is_vlan_filtering(dsa_to_port(ds, port)))
1634                         mt7530_rmw(priv, MT7530_PPBV1_P(port),
1635                                    G0_PORT_VID_MASK,
1636                                    G0_PORT_VID(vlan->vid));
1637         } else if (vlan->vid && priv->ports[port].pvid == vlan->vid) {
1638                 /* This VLAN is overwritten without PVID, so unset it */
1639                 priv->ports[port].pvid = G0_PORT_VID_DEF;
1640
1641                 /* Only accept tagged frames if the port is VLAN-aware */
1642                 if (dsa_port_is_vlan_filtering(dsa_to_port(ds, port)))
1643                         mt7530_rmw(priv, MT7530_PVC_P(port), ACC_FRM_MASK,
1644                                    MT7530_VLAN_ACC_TAGGED);
1645
1646                 mt7530_rmw(priv, MT7530_PPBV1_P(port), G0_PORT_VID_MASK,
1647                            G0_PORT_VID_DEF);
1648         }
1649
1650         mutex_unlock(&priv->reg_mutex);
1651
1652         return 0;
1653 }
1654
1655 static int
1656 mt7530_port_vlan_del(struct dsa_switch *ds, int port,
1657                      const struct switchdev_obj_port_vlan *vlan)
1658 {
1659         struct mt7530_hw_vlan_entry target_entry;
1660         struct mt7530_priv *priv = ds->priv;
1661
1662         mutex_lock(&priv->reg_mutex);
1663
1664         mt7530_hw_vlan_entry_init(&target_entry, port, 0);
1665         mt7530_hw_vlan_update(priv, vlan->vid, &target_entry,
1666                               mt7530_hw_vlan_del);
1667
1668         /* PVID is being restored to the default whenever the PVID port
1669          * is being removed from the VLAN.
1670          */
1671         if (priv->ports[port].pvid == vlan->vid) {
1672                 priv->ports[port].pvid = G0_PORT_VID_DEF;
1673
1674                 /* Only accept tagged frames if the port is VLAN-aware */
1675                 if (dsa_port_is_vlan_filtering(dsa_to_port(ds, port)))
1676                         mt7530_rmw(priv, MT7530_PVC_P(port), ACC_FRM_MASK,
1677                                    MT7530_VLAN_ACC_TAGGED);
1678
1679                 mt7530_rmw(priv, MT7530_PPBV1_P(port), G0_PORT_VID_MASK,
1680                            G0_PORT_VID_DEF);
1681         }
1682
1683
1684         mutex_unlock(&priv->reg_mutex);
1685
1686         return 0;
1687 }
1688
1689 static int mt753x_mirror_port_get(unsigned int id, u32 val)
1690 {
1691         return (id == ID_MT7531) ? MT7531_MIRROR_PORT_GET(val) :
1692                                    MIRROR_PORT(val);
1693 }
1694
1695 static int mt753x_mirror_port_set(unsigned int id, u32 val)
1696 {
1697         return (id == ID_MT7531) ? MT7531_MIRROR_PORT_SET(val) :
1698                                    MIRROR_PORT(val);
1699 }
1700
1701 static int mt753x_port_mirror_add(struct dsa_switch *ds, int port,
1702                                   struct dsa_mall_mirror_tc_entry *mirror,
1703                                   bool ingress, struct netlink_ext_ack *extack)
1704 {
1705         struct mt7530_priv *priv = ds->priv;
1706         int monitor_port;
1707         u32 val;
1708
1709         /* Check for existent entry */
1710         if ((ingress ? priv->mirror_rx : priv->mirror_tx) & BIT(port))
1711                 return -EEXIST;
1712
1713         val = mt7530_read(priv, MT753X_MIRROR_REG(priv->id));
1714
1715         /* MT7530 only supports one monitor port */
1716         monitor_port = mt753x_mirror_port_get(priv->id, val);
1717         if (val & MT753X_MIRROR_EN(priv->id) &&
1718             monitor_port != mirror->to_local_port)
1719                 return -EEXIST;
1720
1721         val |= MT753X_MIRROR_EN(priv->id);
1722         val &= ~MT753X_MIRROR_MASK(priv->id);
1723         val |= mt753x_mirror_port_set(priv->id, mirror->to_local_port);
1724         mt7530_write(priv, MT753X_MIRROR_REG(priv->id), val);
1725
1726         val = mt7530_read(priv, MT7530_PCR_P(port));
1727         if (ingress) {
1728                 val |= PORT_RX_MIR;
1729                 priv->mirror_rx |= BIT(port);
1730         } else {
1731                 val |= PORT_TX_MIR;
1732                 priv->mirror_tx |= BIT(port);
1733         }
1734         mt7530_write(priv, MT7530_PCR_P(port), val);
1735
1736         return 0;
1737 }
1738
1739 static void mt753x_port_mirror_del(struct dsa_switch *ds, int port,
1740                                    struct dsa_mall_mirror_tc_entry *mirror)
1741 {
1742         struct mt7530_priv *priv = ds->priv;
1743         u32 val;
1744
1745         val = mt7530_read(priv, MT7530_PCR_P(port));
1746         if (mirror->ingress) {
1747                 val &= ~PORT_RX_MIR;
1748                 priv->mirror_rx &= ~BIT(port);
1749         } else {
1750                 val &= ~PORT_TX_MIR;
1751                 priv->mirror_tx &= ~BIT(port);
1752         }
1753         mt7530_write(priv, MT7530_PCR_P(port), val);
1754
1755         if (!priv->mirror_rx && !priv->mirror_tx) {
1756                 val = mt7530_read(priv, MT753X_MIRROR_REG(priv->id));
1757                 val &= ~MT753X_MIRROR_EN(priv->id);
1758                 mt7530_write(priv, MT753X_MIRROR_REG(priv->id), val);
1759         }
1760 }
1761
1762 static enum dsa_tag_protocol
1763 mtk_get_tag_protocol(struct dsa_switch *ds, int port,
1764                      enum dsa_tag_protocol mp)
1765 {
1766         return DSA_TAG_PROTO_MTK;
1767 }
1768
1769 #ifdef CONFIG_GPIOLIB
1770 static inline u32
1771 mt7530_gpio_to_bit(unsigned int offset)
1772 {
1773         /* Map GPIO offset to register bit
1774          * [ 2: 0]  port 0 LED 0..2 as GPIO 0..2
1775          * [ 6: 4]  port 1 LED 0..2 as GPIO 3..5
1776          * [10: 8]  port 2 LED 0..2 as GPIO 6..8
1777          * [14:12]  port 3 LED 0..2 as GPIO 9..11
1778          * [18:16]  port 4 LED 0..2 as GPIO 12..14
1779          */
1780         return BIT(offset + offset / 3);
1781 }
1782
1783 static int
1784 mt7530_gpio_get(struct gpio_chip *gc, unsigned int offset)
1785 {
1786         struct mt7530_priv *priv = gpiochip_get_data(gc);
1787         u32 bit = mt7530_gpio_to_bit(offset);
1788
1789         return !!(mt7530_read(priv, MT7530_LED_GPIO_DATA) & bit);
1790 }
1791
1792 static void
1793 mt7530_gpio_set(struct gpio_chip *gc, unsigned int offset, int value)
1794 {
1795         struct mt7530_priv *priv = gpiochip_get_data(gc);
1796         u32 bit = mt7530_gpio_to_bit(offset);
1797
1798         if (value)
1799                 mt7530_set(priv, MT7530_LED_GPIO_DATA, bit);
1800         else
1801                 mt7530_clear(priv, MT7530_LED_GPIO_DATA, bit);
1802 }
1803
1804 static int
1805 mt7530_gpio_get_direction(struct gpio_chip *gc, unsigned int offset)
1806 {
1807         struct mt7530_priv *priv = gpiochip_get_data(gc);
1808         u32 bit = mt7530_gpio_to_bit(offset);
1809
1810         return (mt7530_read(priv, MT7530_LED_GPIO_DIR) & bit) ?
1811                 GPIO_LINE_DIRECTION_OUT : GPIO_LINE_DIRECTION_IN;
1812 }
1813
1814 static int
1815 mt7530_gpio_direction_input(struct gpio_chip *gc, unsigned int offset)
1816 {
1817         struct mt7530_priv *priv = gpiochip_get_data(gc);
1818         u32 bit = mt7530_gpio_to_bit(offset);
1819
1820         mt7530_clear(priv, MT7530_LED_GPIO_OE, bit);
1821         mt7530_clear(priv, MT7530_LED_GPIO_DIR, bit);
1822
1823         return 0;
1824 }
1825
1826 static int
1827 mt7530_gpio_direction_output(struct gpio_chip *gc, unsigned int offset, int value)
1828 {
1829         struct mt7530_priv *priv = gpiochip_get_data(gc);
1830         u32 bit = mt7530_gpio_to_bit(offset);
1831
1832         mt7530_set(priv, MT7530_LED_GPIO_DIR, bit);
1833
1834         if (value)
1835                 mt7530_set(priv, MT7530_LED_GPIO_DATA, bit);
1836         else
1837                 mt7530_clear(priv, MT7530_LED_GPIO_DATA, bit);
1838
1839         mt7530_set(priv, MT7530_LED_GPIO_OE, bit);
1840
1841         return 0;
1842 }
1843
1844 static int
1845 mt7530_setup_gpio(struct mt7530_priv *priv)
1846 {
1847         struct device *dev = priv->dev;
1848         struct gpio_chip *gc;
1849
1850         gc = devm_kzalloc(dev, sizeof(*gc), GFP_KERNEL);
1851         if (!gc)
1852                 return -ENOMEM;
1853
1854         mt7530_write(priv, MT7530_LED_GPIO_OE, 0);
1855         mt7530_write(priv, MT7530_LED_GPIO_DIR, 0);
1856         mt7530_write(priv, MT7530_LED_IO_MODE, 0);
1857
1858         gc->label = "mt7530";
1859         gc->parent = dev;
1860         gc->owner = THIS_MODULE;
1861         gc->get_direction = mt7530_gpio_get_direction;
1862         gc->direction_input = mt7530_gpio_direction_input;
1863         gc->direction_output = mt7530_gpio_direction_output;
1864         gc->get = mt7530_gpio_get;
1865         gc->set = mt7530_gpio_set;
1866         gc->base = -1;
1867         gc->ngpio = 15;
1868         gc->can_sleep = true;
1869
1870         return devm_gpiochip_add_data(dev, gc, priv);
1871 }
1872 #endif /* CONFIG_GPIOLIB */
1873
1874 static irqreturn_t
1875 mt7530_irq_thread_fn(int irq, void *dev_id)
1876 {
1877         struct mt7530_priv *priv = dev_id;
1878         bool handled = false;
1879         u32 val;
1880         int p;
1881
1882         mt7530_mutex_lock(priv);
1883         val = mt7530_mii_read(priv, MT7530_SYS_INT_STS);
1884         mt7530_mii_write(priv, MT7530_SYS_INT_STS, val);
1885         mt7530_mutex_unlock(priv);
1886
1887         for (p = 0; p < MT7530_NUM_PHYS; p++) {
1888                 if (BIT(p) & val) {
1889                         unsigned int irq;
1890
1891                         irq = irq_find_mapping(priv->irq_domain, p);
1892                         handle_nested_irq(irq);
1893                         handled = true;
1894                 }
1895         }
1896
1897         return IRQ_RETVAL(handled);
1898 }
1899
1900 static void
1901 mt7530_irq_mask(struct irq_data *d)
1902 {
1903         struct mt7530_priv *priv = irq_data_get_irq_chip_data(d);
1904
1905         priv->irq_enable &= ~BIT(d->hwirq);
1906 }
1907
1908 static void
1909 mt7530_irq_unmask(struct irq_data *d)
1910 {
1911         struct mt7530_priv *priv = irq_data_get_irq_chip_data(d);
1912
1913         priv->irq_enable |= BIT(d->hwirq);
1914 }
1915
1916 static void
1917 mt7530_irq_bus_lock(struct irq_data *d)
1918 {
1919         struct mt7530_priv *priv = irq_data_get_irq_chip_data(d);
1920
1921         mt7530_mutex_lock(priv);
1922 }
1923
1924 static void
1925 mt7530_irq_bus_sync_unlock(struct irq_data *d)
1926 {
1927         struct mt7530_priv *priv = irq_data_get_irq_chip_data(d);
1928
1929         mt7530_mii_write(priv, MT7530_SYS_INT_EN, priv->irq_enable);
1930         mt7530_mutex_unlock(priv);
1931 }
1932
1933 static struct irq_chip mt7530_irq_chip = {
1934         .name = KBUILD_MODNAME,
1935         .irq_mask = mt7530_irq_mask,
1936         .irq_unmask = mt7530_irq_unmask,
1937         .irq_bus_lock = mt7530_irq_bus_lock,
1938         .irq_bus_sync_unlock = mt7530_irq_bus_sync_unlock,
1939 };
1940
1941 static int
1942 mt7530_irq_map(struct irq_domain *domain, unsigned int irq,
1943                irq_hw_number_t hwirq)
1944 {
1945         irq_set_chip_data(irq, domain->host_data);
1946         irq_set_chip_and_handler(irq, &mt7530_irq_chip, handle_simple_irq);
1947         irq_set_nested_thread(irq, true);
1948         irq_set_noprobe(irq);
1949
1950         return 0;
1951 }
1952
1953 static const struct irq_domain_ops mt7530_irq_domain_ops = {
1954         .map = mt7530_irq_map,
1955         .xlate = irq_domain_xlate_onecell,
1956 };
1957
1958 static void
1959 mt7988_irq_mask(struct irq_data *d)
1960 {
1961         struct mt7530_priv *priv = irq_data_get_irq_chip_data(d);
1962
1963         priv->irq_enable &= ~BIT(d->hwirq);
1964         mt7530_mii_write(priv, MT7530_SYS_INT_EN, priv->irq_enable);
1965 }
1966
1967 static void
1968 mt7988_irq_unmask(struct irq_data *d)
1969 {
1970         struct mt7530_priv *priv = irq_data_get_irq_chip_data(d);
1971
1972         priv->irq_enable |= BIT(d->hwirq);
1973         mt7530_mii_write(priv, MT7530_SYS_INT_EN, priv->irq_enable);
1974 }
1975
1976 static struct irq_chip mt7988_irq_chip = {
1977         .name = KBUILD_MODNAME,
1978         .irq_mask = mt7988_irq_mask,
1979         .irq_unmask = mt7988_irq_unmask,
1980 };
1981
1982 static int
1983 mt7988_irq_map(struct irq_domain *domain, unsigned int irq,
1984                irq_hw_number_t hwirq)
1985 {
1986         irq_set_chip_data(irq, domain->host_data);
1987         irq_set_chip_and_handler(irq, &mt7988_irq_chip, handle_simple_irq);
1988         irq_set_nested_thread(irq, true);
1989         irq_set_noprobe(irq);
1990
1991         return 0;
1992 }
1993
1994 static const struct irq_domain_ops mt7988_irq_domain_ops = {
1995         .map = mt7988_irq_map,
1996         .xlate = irq_domain_xlate_onecell,
1997 };
1998
1999 static void
2000 mt7530_setup_mdio_irq(struct mt7530_priv *priv)
2001 {
2002         struct dsa_switch *ds = priv->ds;
2003         int p;
2004
2005         for (p = 0; p < MT7530_NUM_PHYS; p++) {
2006                 if (BIT(p) & ds->phys_mii_mask) {
2007                         unsigned int irq;
2008
2009                         irq = irq_create_mapping(priv->irq_domain, p);
2010                         ds->user_mii_bus->irq[p] = irq;
2011                 }
2012         }
2013 }
2014
2015 static int
2016 mt7530_setup_irq(struct mt7530_priv *priv)
2017 {
2018         struct device *dev = priv->dev;
2019         struct device_node *np = dev->of_node;
2020         int ret;
2021
2022         if (!of_property_read_bool(np, "interrupt-controller")) {
2023                 dev_info(dev, "no interrupt support\n");
2024                 return 0;
2025         }
2026
2027         priv->irq = of_irq_get(np, 0);
2028         if (priv->irq <= 0) {
2029                 dev_err(dev, "failed to get parent IRQ: %d\n", priv->irq);
2030                 return priv->irq ? : -EINVAL;
2031         }
2032
2033         if (priv->id == ID_MT7988)
2034                 priv->irq_domain = irq_domain_add_linear(np, MT7530_NUM_PHYS,
2035                                                          &mt7988_irq_domain_ops,
2036                                                          priv);
2037         else
2038                 priv->irq_domain = irq_domain_add_linear(np, MT7530_NUM_PHYS,
2039                                                          &mt7530_irq_domain_ops,
2040                                                          priv);
2041
2042         if (!priv->irq_domain) {
2043                 dev_err(dev, "failed to create IRQ domain\n");
2044                 return -ENOMEM;
2045         }
2046
2047         /* This register must be set for MT7530 to properly fire interrupts */
2048         if (priv->id == ID_MT7530 || priv->id == ID_MT7621)
2049                 mt7530_set(priv, MT7530_TOP_SIG_CTRL, TOP_SIG_CTRL_NORMAL);
2050
2051         ret = request_threaded_irq(priv->irq, NULL, mt7530_irq_thread_fn,
2052                                    IRQF_ONESHOT, KBUILD_MODNAME, priv);
2053         if (ret) {
2054                 irq_domain_remove(priv->irq_domain);
2055                 dev_err(dev, "failed to request IRQ: %d\n", ret);
2056                 return ret;
2057         }
2058
2059         return 0;
2060 }
2061
2062 static void
2063 mt7530_free_mdio_irq(struct mt7530_priv *priv)
2064 {
2065         int p;
2066
2067         for (p = 0; p < MT7530_NUM_PHYS; p++) {
2068                 if (BIT(p) & priv->ds->phys_mii_mask) {
2069                         unsigned int irq;
2070
2071                         irq = irq_find_mapping(priv->irq_domain, p);
2072                         irq_dispose_mapping(irq);
2073                 }
2074         }
2075 }
2076
2077 static void
2078 mt7530_free_irq_common(struct mt7530_priv *priv)
2079 {
2080         free_irq(priv->irq, priv);
2081         irq_domain_remove(priv->irq_domain);
2082 }
2083
2084 static void
2085 mt7530_free_irq(struct mt7530_priv *priv)
2086 {
2087         struct device_node *mnp, *np = priv->dev->of_node;
2088
2089         mnp = of_get_child_by_name(np, "mdio");
2090         if (!mnp)
2091                 mt7530_free_mdio_irq(priv);
2092         of_node_put(mnp);
2093
2094         mt7530_free_irq_common(priv);
2095 }
2096
2097 static int
2098 mt7530_setup_mdio(struct mt7530_priv *priv)
2099 {
2100         struct device_node *mnp, *np = priv->dev->of_node;
2101         struct dsa_switch *ds = priv->ds;
2102         struct device *dev = priv->dev;
2103         struct mii_bus *bus;
2104         static int idx;
2105         int ret = 0;
2106
2107         mnp = of_get_child_by_name(np, "mdio");
2108
2109         if (mnp && !of_device_is_available(mnp))
2110                 goto out;
2111
2112         bus = devm_mdiobus_alloc(dev);
2113         if (!bus) {
2114                 ret = -ENOMEM;
2115                 goto out;
2116         }
2117
2118         if (!mnp)
2119                 ds->user_mii_bus = bus;
2120
2121         bus->priv = priv;
2122         bus->name = KBUILD_MODNAME "-mii";
2123         snprintf(bus->id, MII_BUS_ID_SIZE, KBUILD_MODNAME "-%d", idx++);
2124         bus->read = mt753x_phy_read_c22;
2125         bus->write = mt753x_phy_write_c22;
2126         bus->read_c45 = mt753x_phy_read_c45;
2127         bus->write_c45 = mt753x_phy_write_c45;
2128         bus->parent = dev;
2129         bus->phy_mask = ~ds->phys_mii_mask;
2130
2131         if (priv->irq && !mnp)
2132                 mt7530_setup_mdio_irq(priv);
2133
2134         ret = devm_of_mdiobus_register(dev, bus, mnp);
2135         if (ret) {
2136                 dev_err(dev, "failed to register MDIO bus: %d\n", ret);
2137                 if (priv->irq && !mnp)
2138                         mt7530_free_mdio_irq(priv);
2139         }
2140
2141 out:
2142         of_node_put(mnp);
2143         return ret;
2144 }
2145
2146 static int
2147 mt7530_setup(struct dsa_switch *ds)
2148 {
2149         struct mt7530_priv *priv = ds->priv;
2150         struct device_node *dn = NULL;
2151         struct device_node *phy_node;
2152         struct device_node *mac_np;
2153         struct mt7530_dummy_poll p;
2154         phy_interface_t interface;
2155         struct dsa_port *cpu_dp;
2156         u32 id, val;
2157         int ret, i;
2158
2159         /* The parent node of conduit netdev which holds the common system
2160          * controller also is the container for two GMACs nodes representing
2161          * as two netdev instances.
2162          */
2163         dsa_switch_for_each_cpu_port(cpu_dp, ds) {
2164                 dn = cpu_dp->conduit->dev.of_node->parent;
2165                 /* It doesn't matter which CPU port is found first,
2166                  * their conduits should share the same parent OF node
2167                  */
2168                 break;
2169         }
2170
2171         if (!dn) {
2172                 dev_err(ds->dev, "parent OF node of DSA conduit not found");
2173                 return -EINVAL;
2174         }
2175
2176         ds->assisted_learning_on_cpu_port = true;
2177         ds->mtu_enforcement_ingress = true;
2178
2179         if (priv->id == ID_MT7530) {
2180                 regulator_set_voltage(priv->core_pwr, 1000000, 1000000);
2181                 ret = regulator_enable(priv->core_pwr);
2182                 if (ret < 0) {
2183                         dev_err(priv->dev,
2184                                 "Failed to enable core power: %d\n", ret);
2185                         return ret;
2186                 }
2187
2188                 regulator_set_voltage(priv->io_pwr, 3300000, 3300000);
2189                 ret = regulator_enable(priv->io_pwr);
2190                 if (ret < 0) {
2191                         dev_err(priv->dev, "Failed to enable io pwr: %d\n",
2192                                 ret);
2193                         return ret;
2194                 }
2195         }
2196
2197         /* Reset whole chip through gpio pin or memory-mapped registers for
2198          * different type of hardware
2199          */
2200         if (priv->mcm) {
2201                 reset_control_assert(priv->rstc);
2202                 usleep_range(1000, 1100);
2203                 reset_control_deassert(priv->rstc);
2204         } else {
2205                 gpiod_set_value_cansleep(priv->reset, 0);
2206                 usleep_range(1000, 1100);
2207                 gpiod_set_value_cansleep(priv->reset, 1);
2208         }
2209
2210         /* Waiting for MT7530 got to stable */
2211         INIT_MT7530_DUMMY_POLL(&p, priv, MT7530_HWTRAP);
2212         ret = readx_poll_timeout(_mt7530_read, &p, val, val != 0,
2213                                  20, 1000000);
2214         if (ret < 0) {
2215                 dev_err(priv->dev, "reset timeout\n");
2216                 return ret;
2217         }
2218
2219         id = mt7530_read(priv, MT7530_CREV);
2220         id >>= CHIP_NAME_SHIFT;
2221         if (id != MT7530_ID) {
2222                 dev_err(priv->dev, "chip %x can't be supported\n", id);
2223                 return -ENODEV;
2224         }
2225
2226         if ((val & HWTRAP_XTAL_MASK) == HWTRAP_XTAL_20MHZ) {
2227                 dev_err(priv->dev,
2228                         "MT7530 with a 20MHz XTAL is not supported!\n");
2229                 return -EINVAL;
2230         }
2231
2232         /* Reset the switch through internal reset */
2233         mt7530_write(priv, MT7530_SYS_CTRL,
2234                      SYS_CTRL_PHY_RST | SYS_CTRL_SW_RST |
2235                      SYS_CTRL_REG_RST);
2236
2237         mt7530_pll_setup(priv);
2238
2239         /* Lower Tx driving for TRGMII path */
2240         for (i = 0; i < NUM_TRGMII_CTRL; i++)
2241                 mt7530_write(priv, MT7530_TRGMII_TD_ODT(i),
2242                              TD_DM_DRVP(8) | TD_DM_DRVN(8));
2243
2244         for (i = 0; i < NUM_TRGMII_CTRL; i++)
2245                 mt7530_rmw(priv, MT7530_TRGMII_RD(i),
2246                            RD_TAP_MASK, RD_TAP(16));
2247
2248         /* Enable port 6 */
2249         val = mt7530_read(priv, MT7530_MHWTRAP);
2250         val &= ~MHWTRAP_P6_DIS & ~MHWTRAP_PHY_ACCESS;
2251         val |= MHWTRAP_MANUAL;
2252         mt7530_write(priv, MT7530_MHWTRAP, val);
2253
2254         mt753x_trap_frames(priv);
2255
2256         /* Enable and reset MIB counters */
2257         mt7530_mib_reset(ds);
2258
2259         for (i = 0; i < MT7530_NUM_PORTS; i++) {
2260                 /* Disable forwarding by default on all ports */
2261                 mt7530_rmw(priv, MT7530_PCR_P(i), PCR_MATRIX_MASK,
2262                            PCR_MATRIX_CLR);
2263
2264                 /* Disable learning by default on all ports */
2265                 mt7530_set(priv, MT7530_PSC_P(i), SA_DIS);
2266
2267                 if (dsa_is_cpu_port(ds, i)) {
2268                         mt753x_cpu_port_enable(ds, i);
2269                 } else {
2270                         mt7530_port_disable(ds, i);
2271
2272                         /* Set default PVID to 0 on all user ports */
2273                         mt7530_rmw(priv, MT7530_PPBV1_P(i), G0_PORT_VID_MASK,
2274                                    G0_PORT_VID_DEF);
2275                 }
2276                 /* Enable consistent egress tag */
2277                 mt7530_rmw(priv, MT7530_PVC_P(i), PVC_EG_TAG_MASK,
2278                            PVC_EG_TAG(MT7530_VLAN_EG_CONSISTENT));
2279         }
2280
2281         /* Setup VLAN ID 0 for VLAN-unaware bridges */
2282         ret = mt7530_setup_vlan0(priv);
2283         if (ret)
2284                 return ret;
2285
2286         /* Setup port 5 */
2287         if (!dsa_is_unused_port(ds, 5)) {
2288                 priv->p5_intf_sel = P5_INTF_SEL_GMAC5;
2289         } else {
2290                 /* Scan the ethernet nodes. Look for GMAC1, lookup the used PHY.
2291                  * Set priv->p5_intf_sel to the appropriate value if PHY muxing
2292                  * is detected.
2293                  */
2294                 for_each_child_of_node(dn, mac_np) {
2295                         if (!of_device_is_compatible(mac_np,
2296                                                      "mediatek,eth-mac"))
2297                                 continue;
2298
2299                         ret = of_property_read_u32(mac_np, "reg", &id);
2300                         if (ret < 0 || id != 1)
2301                                 continue;
2302
2303                         phy_node = of_parse_phandle(mac_np, "phy-handle", 0);
2304                         if (!phy_node)
2305                                 continue;
2306
2307                         if (phy_node->parent == priv->dev->of_node->parent) {
2308                                 ret = of_get_phy_mode(mac_np, &interface);
2309                                 if (ret && ret != -ENODEV) {
2310                                         of_node_put(mac_np);
2311                                         of_node_put(phy_node);
2312                                         return ret;
2313                                 }
2314                                 id = of_mdio_parse_addr(ds->dev, phy_node);
2315                                 if (id == 0)
2316                                         priv->p5_intf_sel = P5_INTF_SEL_PHY_P0;
2317                                 if (id == 4)
2318                                         priv->p5_intf_sel = P5_INTF_SEL_PHY_P4;
2319                         }
2320                         of_node_put(mac_np);
2321                         of_node_put(phy_node);
2322                         break;
2323                 }
2324
2325                 if (priv->p5_intf_sel == P5_INTF_SEL_PHY_P0 ||
2326                     priv->p5_intf_sel == P5_INTF_SEL_PHY_P4)
2327                         mt7530_setup_port5(ds, interface);
2328         }
2329
2330 #ifdef CONFIG_GPIOLIB
2331         if (of_property_read_bool(priv->dev->of_node, "gpio-controller")) {
2332                 ret = mt7530_setup_gpio(priv);
2333                 if (ret)
2334                         return ret;
2335         }
2336 #endif /* CONFIG_GPIOLIB */
2337
2338         /* Flush the FDB table */
2339         ret = mt7530_fdb_cmd(priv, MT7530_FDB_FLUSH, NULL);
2340         if (ret < 0)
2341                 return ret;
2342
2343         return 0;
2344 }
2345
2346 static int
2347 mt7531_setup_common(struct dsa_switch *ds)
2348 {
2349         struct mt7530_priv *priv = ds->priv;
2350         int ret, i;
2351
2352         mt753x_trap_frames(priv);
2353
2354         /* Enable and reset MIB counters */
2355         mt7530_mib_reset(ds);
2356
2357         /* Disable flooding on all ports */
2358         mt7530_clear(priv, MT7530_MFC, BC_FFP_MASK | UNM_FFP_MASK |
2359                      UNU_FFP_MASK);
2360
2361         for (i = 0; i < MT7530_NUM_PORTS; i++) {
2362                 /* Disable forwarding by default on all ports */
2363                 mt7530_rmw(priv, MT7530_PCR_P(i), PCR_MATRIX_MASK,
2364                            PCR_MATRIX_CLR);
2365
2366                 /* Disable learning by default on all ports */
2367                 mt7530_set(priv, MT7530_PSC_P(i), SA_DIS);
2368
2369                 mt7530_set(priv, MT7531_DBG_CNT(i), MT7531_DIS_CLR);
2370
2371                 if (dsa_is_cpu_port(ds, i)) {
2372                         mt753x_cpu_port_enable(ds, i);
2373                 } else {
2374                         mt7530_port_disable(ds, i);
2375
2376                         /* Set default PVID to 0 on all user ports */
2377                         mt7530_rmw(priv, MT7530_PPBV1_P(i), G0_PORT_VID_MASK,
2378                                    G0_PORT_VID_DEF);
2379                 }
2380
2381                 /* Enable consistent egress tag */
2382                 mt7530_rmw(priv, MT7530_PVC_P(i), PVC_EG_TAG_MASK,
2383                            PVC_EG_TAG(MT7530_VLAN_EG_CONSISTENT));
2384         }
2385
2386         /* Flush the FDB table */
2387         ret = mt7530_fdb_cmd(priv, MT7530_FDB_FLUSH, NULL);
2388         if (ret < 0)
2389                 return ret;
2390
2391         return 0;
2392 }
2393
2394 static int
2395 mt7531_setup(struct dsa_switch *ds)
2396 {
2397         struct mt7530_priv *priv = ds->priv;
2398         struct mt7530_dummy_poll p;
2399         u32 val, id;
2400         int ret, i;
2401
2402         /* Reset whole chip through gpio pin or memory-mapped registers for
2403          * different type of hardware
2404          */
2405         if (priv->mcm) {
2406                 reset_control_assert(priv->rstc);
2407                 usleep_range(1000, 1100);
2408                 reset_control_deassert(priv->rstc);
2409         } else {
2410                 gpiod_set_value_cansleep(priv->reset, 0);
2411                 usleep_range(1000, 1100);
2412                 gpiod_set_value_cansleep(priv->reset, 1);
2413         }
2414
2415         /* Waiting for MT7530 got to stable */
2416         INIT_MT7530_DUMMY_POLL(&p, priv, MT7530_HWTRAP);
2417         ret = readx_poll_timeout(_mt7530_read, &p, val, val != 0,
2418                                  20, 1000000);
2419         if (ret < 0) {
2420                 dev_err(priv->dev, "reset timeout\n");
2421                 return ret;
2422         }
2423
2424         id = mt7530_read(priv, MT7531_CREV);
2425         id >>= CHIP_NAME_SHIFT;
2426
2427         if (id != MT7531_ID) {
2428                 dev_err(priv->dev, "chip %x can't be supported\n", id);
2429                 return -ENODEV;
2430         }
2431
2432         /* MT7531AE has got two SGMII units. One for port 5, one for port 6.
2433          * MT7531BE has got only one SGMII unit which is for port 6.
2434          */
2435         val = mt7530_read(priv, MT7531_TOP_SIG_SR);
2436         priv->p5_sgmii = !!(val & PAD_DUAL_SGMII_EN);
2437
2438         /* Force link down on all ports before internal reset */
2439         for (i = 0; i < MT7530_NUM_PORTS; i++)
2440                 mt7530_write(priv, MT7530_PMCR_P(i), MT7531_FORCE_LNK);
2441
2442         /* Reset the switch through internal reset */
2443         mt7530_write(priv, MT7530_SYS_CTRL, SYS_CTRL_SW_RST | SYS_CTRL_REG_RST);
2444
2445         if (!priv->p5_sgmii) {
2446                 mt7531_pll_setup(priv);
2447         } else {
2448                 /* Let ds->user_mii_bus be able to access external phy. */
2449                 mt7530_rmw(priv, MT7531_GPIO_MODE1, MT7531_GPIO11_RG_RXD2_MASK,
2450                            MT7531_EXT_P_MDC_11);
2451                 mt7530_rmw(priv, MT7531_GPIO_MODE1, MT7531_GPIO12_RG_RXD3_MASK,
2452                            MT7531_EXT_P_MDIO_12);
2453         }
2454
2455         if (!dsa_is_unused_port(ds, 5))
2456                 priv->p5_intf_sel = P5_INTF_SEL_GMAC5;
2457
2458         mt7530_rmw(priv, MT7531_GPIO_MODE0, MT7531_GPIO0_MASK,
2459                    MT7531_GPIO0_INTERRUPT);
2460
2461         /* Enable PHY core PLL, since phy_device has not yet been created
2462          * provided for phy_[read,write]_mmd_indirect is called, we provide
2463          * our own mt7531_ind_mmd_phy_[read,write] to complete this
2464          * function.
2465          */
2466         val = mt7531_ind_c45_phy_read(priv, MT753X_CTRL_PHY_ADDR,
2467                                       MDIO_MMD_VEND2, CORE_PLL_GROUP4);
2468         val |= MT7531_PHY_PLL_BYPASS_MODE;
2469         val &= ~MT7531_PHY_PLL_OFF;
2470         mt7531_ind_c45_phy_write(priv, MT753X_CTRL_PHY_ADDR, MDIO_MMD_VEND2,
2471                                  CORE_PLL_GROUP4, val);
2472
2473         mt7531_setup_common(ds);
2474
2475         /* Setup VLAN ID 0 for VLAN-unaware bridges */
2476         ret = mt7530_setup_vlan0(priv);
2477         if (ret)
2478                 return ret;
2479
2480         ds->assisted_learning_on_cpu_port = true;
2481         ds->mtu_enforcement_ingress = true;
2482
2483         return 0;
2484 }
2485
2486 static void mt7530_mac_port_get_caps(struct dsa_switch *ds, int port,
2487                                      struct phylink_config *config)
2488 {
2489         switch (port) {
2490         /* Ports which are connected to switch PHYs. There is no MII pinout. */
2491         case 0 ... 4:
2492                 __set_bit(PHY_INTERFACE_MODE_GMII,
2493                           config->supported_interfaces);
2494                 break;
2495
2496         /* Port 5 supports rgmii with delays, mii, and gmii. */
2497         case 5:
2498                 phy_interface_set_rgmii(config->supported_interfaces);
2499                 __set_bit(PHY_INTERFACE_MODE_MII,
2500                           config->supported_interfaces);
2501                 __set_bit(PHY_INTERFACE_MODE_GMII,
2502                           config->supported_interfaces);
2503                 break;
2504
2505         /* Port 6 supports rgmii and trgmii. */
2506         case 6:
2507                 __set_bit(PHY_INTERFACE_MODE_RGMII,
2508                           config->supported_interfaces);
2509                 __set_bit(PHY_INTERFACE_MODE_TRGMII,
2510                           config->supported_interfaces);
2511                 break;
2512         }
2513 }
2514
2515 static void mt7531_mac_port_get_caps(struct dsa_switch *ds, int port,
2516                                      struct phylink_config *config)
2517 {
2518         struct mt7530_priv *priv = ds->priv;
2519
2520         switch (port) {
2521         /* Ports which are connected to switch PHYs. There is no MII pinout. */
2522         case 0 ... 4:
2523                 __set_bit(PHY_INTERFACE_MODE_GMII,
2524                           config->supported_interfaces);
2525                 break;
2526
2527         /* Port 5 supports rgmii with delays on MT7531BE, sgmii/802.3z on
2528          * MT7531AE.
2529          */
2530         case 5:
2531                 if (!priv->p5_sgmii) {
2532                         phy_interface_set_rgmii(config->supported_interfaces);
2533                         break;
2534                 }
2535                 fallthrough;
2536
2537         /* Port 6 supports sgmii/802.3z. */
2538         case 6:
2539                 __set_bit(PHY_INTERFACE_MODE_SGMII,
2540                           config->supported_interfaces);
2541                 __set_bit(PHY_INTERFACE_MODE_1000BASEX,
2542                           config->supported_interfaces);
2543                 __set_bit(PHY_INTERFACE_MODE_2500BASEX,
2544                           config->supported_interfaces);
2545
2546                 config->mac_capabilities |= MAC_2500FD;
2547                 break;
2548         }
2549 }
2550
2551 static void mt7988_mac_port_get_caps(struct dsa_switch *ds, int port,
2552                                      struct phylink_config *config)
2553 {
2554         switch (port) {
2555         /* Ports which are connected to switch PHYs. There is no MII pinout. */
2556         case 0 ... 3:
2557                 __set_bit(PHY_INTERFACE_MODE_INTERNAL,
2558                           config->supported_interfaces);
2559                 break;
2560
2561         /* Port 6 is connected to SoC's XGMII MAC. There is no MII pinout. */
2562         case 6:
2563                 __set_bit(PHY_INTERFACE_MODE_INTERNAL,
2564                           config->supported_interfaces);
2565                 config->mac_capabilities = MAC_ASYM_PAUSE | MAC_SYM_PAUSE |
2566                                            MAC_10000FD;
2567         }
2568 }
2569
2570 static void
2571 mt7530_mac_config(struct dsa_switch *ds, int port, unsigned int mode,
2572                   phy_interface_t interface)
2573 {
2574         struct mt7530_priv *priv = ds->priv;
2575
2576         if (port == 5)
2577                 mt7530_setup_port5(priv->ds, interface);
2578         else if (port == 6)
2579                 mt7530_setup_port6(priv->ds, interface);
2580 }
2581
2582 static void mt7531_rgmii_setup(struct mt7530_priv *priv, u32 port,
2583                                phy_interface_t interface,
2584                                struct phy_device *phydev)
2585 {
2586         u32 val;
2587
2588         val = mt7530_read(priv, MT7531_CLKGEN_CTRL);
2589         val |= GP_CLK_EN;
2590         val &= ~GP_MODE_MASK;
2591         val |= GP_MODE(MT7531_GP_MODE_RGMII);
2592         val &= ~CLK_SKEW_IN_MASK;
2593         val |= CLK_SKEW_IN(MT7531_CLK_SKEW_NO_CHG);
2594         val &= ~CLK_SKEW_OUT_MASK;
2595         val |= CLK_SKEW_OUT(MT7531_CLK_SKEW_NO_CHG);
2596         val |= TXCLK_NO_REVERSE | RXCLK_NO_DELAY;
2597
2598         /* Do not adjust rgmii delay when vendor phy driver presents. */
2599         if (!phydev || phy_driver_is_genphy(phydev)) {
2600                 val &= ~(TXCLK_NO_REVERSE | RXCLK_NO_DELAY);
2601                 switch (interface) {
2602                 case PHY_INTERFACE_MODE_RGMII:
2603                         val |= TXCLK_NO_REVERSE;
2604                         val |= RXCLK_NO_DELAY;
2605                         break;
2606                 case PHY_INTERFACE_MODE_RGMII_RXID:
2607                         val |= TXCLK_NO_REVERSE;
2608                         break;
2609                 case PHY_INTERFACE_MODE_RGMII_TXID:
2610                         val |= RXCLK_NO_DELAY;
2611                         break;
2612                 case PHY_INTERFACE_MODE_RGMII_ID:
2613                         break;
2614                 default:
2615                         break;
2616                 }
2617         }
2618
2619         mt7530_write(priv, MT7531_CLKGEN_CTRL, val);
2620 }
2621
2622 static void
2623 mt7531_mac_config(struct dsa_switch *ds, int port, unsigned int mode,
2624                   phy_interface_t interface)
2625 {
2626         struct mt7530_priv *priv = ds->priv;
2627         struct phy_device *phydev;
2628         struct dsa_port *dp;
2629
2630         if (phy_interface_mode_is_rgmii(interface)) {
2631                 dp = dsa_to_port(ds, port);
2632                 phydev = dp->user->phydev;
2633                 mt7531_rgmii_setup(priv, port, interface, phydev);
2634         }
2635 }
2636
2637 static struct phylink_pcs *
2638 mt753x_phylink_mac_select_pcs(struct dsa_switch *ds, int port,
2639                               phy_interface_t interface)
2640 {
2641         struct mt7530_priv *priv = ds->priv;
2642
2643         switch (interface) {
2644         case PHY_INTERFACE_MODE_TRGMII:
2645                 return &priv->pcs[port].pcs;
2646         case PHY_INTERFACE_MODE_SGMII:
2647         case PHY_INTERFACE_MODE_1000BASEX:
2648         case PHY_INTERFACE_MODE_2500BASEX:
2649                 return priv->ports[port].sgmii_pcs;
2650         default:
2651                 return NULL;
2652         }
2653 }
2654
2655 static void
2656 mt753x_phylink_mac_config(struct dsa_switch *ds, int port, unsigned int mode,
2657                           const struct phylink_link_state *state)
2658 {
2659         struct mt7530_priv *priv = ds->priv;
2660         u32 mcr_cur, mcr_new;
2661
2662         if ((port == 5 || port == 6) && priv->info->mac_port_config)
2663                 priv->info->mac_port_config(ds, port, mode, state->interface);
2664
2665         mcr_cur = mt7530_read(priv, MT7530_PMCR_P(port));
2666         mcr_new = mcr_cur;
2667         mcr_new &= ~PMCR_LINK_SETTINGS_MASK;
2668         mcr_new |= PMCR_IFG_XMIT(1) | PMCR_MAC_MODE | PMCR_BACKOFF_EN |
2669                    PMCR_BACKPR_EN | PMCR_FORCE_MODE_ID(priv->id);
2670
2671         /* Are we connected to external phy */
2672         if (port == 5 && dsa_is_user_port(ds, 5))
2673                 mcr_new |= PMCR_EXT_PHY;
2674
2675         if (mcr_new != mcr_cur)
2676                 mt7530_write(priv, MT7530_PMCR_P(port), mcr_new);
2677 }
2678
2679 static void mt753x_phylink_mac_link_down(struct dsa_switch *ds, int port,
2680                                          unsigned int mode,
2681                                          phy_interface_t interface)
2682 {
2683         struct mt7530_priv *priv = ds->priv;
2684
2685         mt7530_clear(priv, MT7530_PMCR_P(port), PMCR_LINK_SETTINGS_MASK);
2686 }
2687
2688 static void mt753x_phylink_mac_link_up(struct dsa_switch *ds, int port,
2689                                        unsigned int mode,
2690                                        phy_interface_t interface,
2691                                        struct phy_device *phydev,
2692                                        int speed, int duplex,
2693                                        bool tx_pause, bool rx_pause)
2694 {
2695         struct mt7530_priv *priv = ds->priv;
2696         u32 mcr;
2697
2698         mcr = PMCR_RX_EN | PMCR_TX_EN | PMCR_FORCE_LNK;
2699
2700         switch (speed) {
2701         case SPEED_1000:
2702         case SPEED_2500:
2703         case SPEED_10000:
2704                 mcr |= PMCR_FORCE_SPEED_1000;
2705                 break;
2706         case SPEED_100:
2707                 mcr |= PMCR_FORCE_SPEED_100;
2708                 break;
2709         }
2710         if (duplex == DUPLEX_FULL) {
2711                 mcr |= PMCR_FORCE_FDX;
2712                 if (tx_pause)
2713                         mcr |= PMCR_TX_FC_EN;
2714                 if (rx_pause)
2715                         mcr |= PMCR_RX_FC_EN;
2716         }
2717
2718         if (mode == MLO_AN_PHY && phydev && phy_init_eee(phydev, false) >= 0) {
2719                 switch (speed) {
2720                 case SPEED_1000:
2721                 case SPEED_2500:
2722                         mcr |= PMCR_FORCE_EEE1G;
2723                         break;
2724                 case SPEED_100:
2725                         mcr |= PMCR_FORCE_EEE100;
2726                         break;
2727                 }
2728         }
2729
2730         mt7530_set(priv, MT7530_PMCR_P(port), mcr);
2731 }
2732
2733 static void mt753x_phylink_get_caps(struct dsa_switch *ds, int port,
2734                                     struct phylink_config *config)
2735 {
2736         struct mt7530_priv *priv = ds->priv;
2737
2738         /* This switch only supports full-duplex at 1Gbps */
2739         config->mac_capabilities = MAC_ASYM_PAUSE | MAC_SYM_PAUSE |
2740                                    MAC_10 | MAC_100 | MAC_1000FD;
2741
2742         priv->info->mac_port_get_caps(ds, port, config);
2743 }
2744
2745 static int mt753x_pcs_validate(struct phylink_pcs *pcs,
2746                                unsigned long *supported,
2747                                const struct phylink_link_state *state)
2748 {
2749         /* Autonegotiation is not supported in TRGMII nor 802.3z modes */
2750         if (state->interface == PHY_INTERFACE_MODE_TRGMII ||
2751             phy_interface_mode_is_8023z(state->interface))
2752                 phylink_clear(supported, Autoneg);
2753
2754         return 0;
2755 }
2756
2757 static void mt7530_pcs_get_state(struct phylink_pcs *pcs,
2758                                  struct phylink_link_state *state)
2759 {
2760         struct mt7530_priv *priv = pcs_to_mt753x_pcs(pcs)->priv;
2761         int port = pcs_to_mt753x_pcs(pcs)->port;
2762         u32 pmsr;
2763
2764         pmsr = mt7530_read(priv, MT7530_PMSR_P(port));
2765
2766         state->link = (pmsr & PMSR_LINK);
2767         state->an_complete = state->link;
2768         state->duplex = !!(pmsr & PMSR_DPX);
2769
2770         switch (pmsr & PMSR_SPEED_MASK) {
2771         case PMSR_SPEED_10:
2772                 state->speed = SPEED_10;
2773                 break;
2774         case PMSR_SPEED_100:
2775                 state->speed = SPEED_100;
2776                 break;
2777         case PMSR_SPEED_1000:
2778                 state->speed = SPEED_1000;
2779                 break;
2780         default:
2781                 state->speed = SPEED_UNKNOWN;
2782                 break;
2783         }
2784
2785         state->pause &= ~(MLO_PAUSE_RX | MLO_PAUSE_TX);
2786         if (pmsr & PMSR_RX_FC)
2787                 state->pause |= MLO_PAUSE_RX;
2788         if (pmsr & PMSR_TX_FC)
2789                 state->pause |= MLO_PAUSE_TX;
2790 }
2791
2792 static int mt753x_pcs_config(struct phylink_pcs *pcs, unsigned int neg_mode,
2793                              phy_interface_t interface,
2794                              const unsigned long *advertising,
2795                              bool permit_pause_to_mac)
2796 {
2797         return 0;
2798 }
2799
2800 static void mt7530_pcs_an_restart(struct phylink_pcs *pcs)
2801 {
2802 }
2803
2804 static const struct phylink_pcs_ops mt7530_pcs_ops = {
2805         .pcs_validate = mt753x_pcs_validate,
2806         .pcs_get_state = mt7530_pcs_get_state,
2807         .pcs_config = mt753x_pcs_config,
2808         .pcs_an_restart = mt7530_pcs_an_restart,
2809 };
2810
2811 static int
2812 mt753x_setup(struct dsa_switch *ds)
2813 {
2814         struct mt7530_priv *priv = ds->priv;
2815         int i, ret;
2816
2817         /* Initialise the PCS devices */
2818         for (i = 0; i < priv->ds->num_ports; i++) {
2819                 priv->pcs[i].pcs.ops = priv->info->pcs_ops;
2820                 priv->pcs[i].pcs.neg_mode = true;
2821                 priv->pcs[i].priv = priv;
2822                 priv->pcs[i].port = i;
2823         }
2824
2825         ret = priv->info->sw_setup(ds);
2826         if (ret)
2827                 return ret;
2828
2829         ret = mt7530_setup_irq(priv);
2830         if (ret)
2831                 return ret;
2832
2833         ret = mt7530_setup_mdio(priv);
2834         if (ret && priv->irq)
2835                 mt7530_free_irq_common(priv);
2836
2837         if (priv->create_sgmii) {
2838                 ret = priv->create_sgmii(priv);
2839                 if (ret && priv->irq)
2840                         mt7530_free_irq(priv);
2841         }
2842
2843         return ret;
2844 }
2845
2846 static int mt753x_get_mac_eee(struct dsa_switch *ds, int port,
2847                               struct ethtool_keee *e)
2848 {
2849         struct mt7530_priv *priv = ds->priv;
2850         u32 eeecr = mt7530_read(priv, MT7530_PMEEECR_P(port));
2851
2852         e->tx_lpi_enabled = !(eeecr & LPI_MODE_EN);
2853         e->tx_lpi_timer = GET_LPI_THRESH(eeecr);
2854
2855         return 0;
2856 }
2857
2858 static int mt753x_set_mac_eee(struct dsa_switch *ds, int port,
2859                               struct ethtool_keee *e)
2860 {
2861         struct mt7530_priv *priv = ds->priv;
2862         u32 set, mask = LPI_THRESH_MASK | LPI_MODE_EN;
2863
2864         if (e->tx_lpi_timer > 0xFFF)
2865                 return -EINVAL;
2866
2867         set = SET_LPI_THRESH(e->tx_lpi_timer);
2868         if (!e->tx_lpi_enabled)
2869                 /* Force LPI Mode without a delay */
2870                 set |= LPI_MODE_EN;
2871         mt7530_rmw(priv, MT7530_PMEEECR_P(port), mask, set);
2872
2873         return 0;
2874 }
2875
2876 static void
2877 mt753x_conduit_state_change(struct dsa_switch *ds,
2878                             const struct net_device *conduit,
2879                             bool operational)
2880 {
2881         struct dsa_port *cpu_dp = conduit->dsa_ptr;
2882         struct mt7530_priv *priv = ds->priv;
2883         int val = 0;
2884         u8 mask;
2885
2886         /* Set the CPU port to trap frames to for MT7530. Trapped frames will be
2887          * forwarded to the numerically smallest CPU port whose conduit
2888          * interface is up.
2889          */
2890         if (priv->id != ID_MT7530 && priv->id != ID_MT7621)
2891                 return;
2892
2893         mask = BIT(cpu_dp->index);
2894
2895         if (operational)
2896                 priv->active_cpu_ports |= mask;
2897         else
2898                 priv->active_cpu_ports &= ~mask;
2899
2900         if (priv->active_cpu_ports)
2901                 val = CPU_EN | CPU_PORT(__ffs(priv->active_cpu_ports));
2902
2903         mt7530_rmw(priv, MT7530_MFC, CPU_EN | CPU_PORT_MASK, val);
2904 }
2905
2906 static int mt7988_setup(struct dsa_switch *ds)
2907 {
2908         struct mt7530_priv *priv = ds->priv;
2909
2910         /* Reset the switch */
2911         reset_control_assert(priv->rstc);
2912         usleep_range(20, 50);
2913         reset_control_deassert(priv->rstc);
2914         usleep_range(20, 50);
2915
2916         /* Reset the switch PHYs */
2917         mt7530_write(priv, MT7530_SYS_CTRL, SYS_CTRL_PHY_RST);
2918
2919         return mt7531_setup_common(ds);
2920 }
2921
2922 const struct dsa_switch_ops mt7530_switch_ops = {
2923         .get_tag_protocol       = mtk_get_tag_protocol,
2924         .setup                  = mt753x_setup,
2925         .preferred_default_local_cpu_port = mt753x_preferred_default_local_cpu_port,
2926         .get_strings            = mt7530_get_strings,
2927         .get_ethtool_stats      = mt7530_get_ethtool_stats,
2928         .get_sset_count         = mt7530_get_sset_count,
2929         .set_ageing_time        = mt7530_set_ageing_time,
2930         .port_enable            = mt7530_port_enable,
2931         .port_disable           = mt7530_port_disable,
2932         .port_change_mtu        = mt7530_port_change_mtu,
2933         .port_max_mtu           = mt7530_port_max_mtu,
2934         .port_stp_state_set     = mt7530_stp_state_set,
2935         .port_pre_bridge_flags  = mt7530_port_pre_bridge_flags,
2936         .port_bridge_flags      = mt7530_port_bridge_flags,
2937         .port_bridge_join       = mt7530_port_bridge_join,
2938         .port_bridge_leave      = mt7530_port_bridge_leave,
2939         .port_fdb_add           = mt7530_port_fdb_add,
2940         .port_fdb_del           = mt7530_port_fdb_del,
2941         .port_fdb_dump          = mt7530_port_fdb_dump,
2942         .port_mdb_add           = mt7530_port_mdb_add,
2943         .port_mdb_del           = mt7530_port_mdb_del,
2944         .port_vlan_filtering    = mt7530_port_vlan_filtering,
2945         .port_vlan_add          = mt7530_port_vlan_add,
2946         .port_vlan_del          = mt7530_port_vlan_del,
2947         .port_mirror_add        = mt753x_port_mirror_add,
2948         .port_mirror_del        = mt753x_port_mirror_del,
2949         .phylink_get_caps       = mt753x_phylink_get_caps,
2950         .phylink_mac_select_pcs = mt753x_phylink_mac_select_pcs,
2951         .phylink_mac_config     = mt753x_phylink_mac_config,
2952         .phylink_mac_link_down  = mt753x_phylink_mac_link_down,
2953         .phylink_mac_link_up    = mt753x_phylink_mac_link_up,
2954         .get_mac_eee            = mt753x_get_mac_eee,
2955         .set_mac_eee            = mt753x_set_mac_eee,
2956         .conduit_state_change   = mt753x_conduit_state_change,
2957 };
2958 EXPORT_SYMBOL_GPL(mt7530_switch_ops);
2959
2960 const struct mt753x_info mt753x_table[] = {
2961         [ID_MT7621] = {
2962                 .id = ID_MT7621,
2963                 .pcs_ops = &mt7530_pcs_ops,
2964                 .sw_setup = mt7530_setup,
2965                 .phy_read_c22 = mt7530_phy_read_c22,
2966                 .phy_write_c22 = mt7530_phy_write_c22,
2967                 .phy_read_c45 = mt7530_phy_read_c45,
2968                 .phy_write_c45 = mt7530_phy_write_c45,
2969                 .mac_port_get_caps = mt7530_mac_port_get_caps,
2970                 .mac_port_config = mt7530_mac_config,
2971         },
2972         [ID_MT7530] = {
2973                 .id = ID_MT7530,
2974                 .pcs_ops = &mt7530_pcs_ops,
2975                 .sw_setup = mt7530_setup,
2976                 .phy_read_c22 = mt7530_phy_read_c22,
2977                 .phy_write_c22 = mt7530_phy_write_c22,
2978                 .phy_read_c45 = mt7530_phy_read_c45,
2979                 .phy_write_c45 = mt7530_phy_write_c45,
2980                 .mac_port_get_caps = mt7530_mac_port_get_caps,
2981                 .mac_port_config = mt7530_mac_config,
2982         },
2983         [ID_MT7531] = {
2984                 .id = ID_MT7531,
2985                 .pcs_ops = &mt7530_pcs_ops,
2986                 .sw_setup = mt7531_setup,
2987                 .phy_read_c22 = mt7531_ind_c22_phy_read,
2988                 .phy_write_c22 = mt7531_ind_c22_phy_write,
2989                 .phy_read_c45 = mt7531_ind_c45_phy_read,
2990                 .phy_write_c45 = mt7531_ind_c45_phy_write,
2991                 .mac_port_get_caps = mt7531_mac_port_get_caps,
2992                 .mac_port_config = mt7531_mac_config,
2993         },
2994         [ID_MT7988] = {
2995                 .id = ID_MT7988,
2996                 .pcs_ops = &mt7530_pcs_ops,
2997                 .sw_setup = mt7988_setup,
2998                 .phy_read_c22 = mt7531_ind_c22_phy_read,
2999                 .phy_write_c22 = mt7531_ind_c22_phy_write,
3000                 .phy_read_c45 = mt7531_ind_c45_phy_read,
3001                 .phy_write_c45 = mt7531_ind_c45_phy_write,
3002                 .mac_port_get_caps = mt7988_mac_port_get_caps,
3003         },
3004 };
3005 EXPORT_SYMBOL_GPL(mt753x_table);
3006
3007 int
3008 mt7530_probe_common(struct mt7530_priv *priv)
3009 {
3010         struct device *dev = priv->dev;
3011
3012         priv->ds = devm_kzalloc(dev, sizeof(*priv->ds), GFP_KERNEL);
3013         if (!priv->ds)
3014                 return -ENOMEM;
3015
3016         priv->ds->dev = dev;
3017         priv->ds->num_ports = MT7530_NUM_PORTS;
3018
3019         /* Get the hardware identifier from the devicetree node.
3020          * We will need it for some of the clock and regulator setup.
3021          */
3022         priv->info = of_device_get_match_data(dev);
3023         if (!priv->info)
3024                 return -EINVAL;
3025
3026         /* Sanity check if these required device operations are filled
3027          * properly.
3028          */
3029         if (!priv->info->sw_setup || !priv->info->phy_read_c22 ||
3030             !priv->info->phy_write_c22 || !priv->info->mac_port_get_caps)
3031                 return -EINVAL;
3032
3033         priv->id = priv->info->id;
3034         priv->dev = dev;
3035         priv->ds->priv = priv;
3036         priv->ds->ops = &mt7530_switch_ops;
3037         mutex_init(&priv->reg_mutex);
3038         dev_set_drvdata(dev, priv);
3039
3040         return 0;
3041 }
3042 EXPORT_SYMBOL_GPL(mt7530_probe_common);
3043
3044 void
3045 mt7530_remove_common(struct mt7530_priv *priv)
3046 {
3047         if (priv->irq)
3048                 mt7530_free_irq(priv);
3049
3050         dsa_unregister_switch(priv->ds);
3051
3052         mutex_destroy(&priv->reg_mutex);
3053 }
3054 EXPORT_SYMBOL_GPL(mt7530_remove_common);
3055
3056 MODULE_AUTHOR("Sean Wang <sean.wang@mediatek.com>");
3057 MODULE_DESCRIPTION("Driver for Mediatek MT7530 Switch");
3058 MODULE_LICENSE("GPL");